F-Tile Interlaken Intel FPGA IP डिजाइन पूर्वample
द्रुत सुरुवात गाइड
F-Tile Interlaken Intel® FPGA IP कोरले सिमुलेशन टेस्टबेन्च प्रदान गर्दछ। एक हार्डवेयर डिजाइन पूर्वample जसले कम्पाइलेशन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ Intel Quartus® प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4 मा उपलब्ध हुनेछ। जब तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ पूर्वampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileअनुकरण, कम्पाइल, र डिजाइन परीक्षण गर्न आवश्यक छ।
टेस्टबेन्च र डिजाइन पूर्वample ले F-tile उपकरणहरूको लागि NRZ र PAM4 मोडलाई समर्थन गर्दछ। F-Tile Interlaken Intel FPGA IP कोर डिजाइन पूर्व उत्पन्न गर्दछampलेनहरूको संख्या र डेटा दरहरूको निम्न समर्थित संयोजनहरूको लागि।
IP लेनको संख्या र डेटा दरहरूको संयोजन समर्थित
निम्न संयोजनहरू Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.3 मा समर्थित छन्। अन्य सबै संयोजनहरू इन्टेल क्वार्टस प्राइम प्रो संस्करणको भविष्यको संस्करणमा समर्थित हुनेछन्।
|
लेनको संख्या |
लेन दर (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | हो | - | हो | हो | - |
| 6 | - | - | - | हो | हो |
| 8 | - | - | हो | हो | - |
| 10 | - | - | हो | हो | - |
| 12 | - | हो | हो | हो | - |
चित्र 1. डिजाइन पूर्वको लागि विकास चरणहरूample
नोट: हार्डवेयर संकलन र परीक्षण Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4 मा उपलब्ध हुनेछ।
F-Tile Interlaken Intel FPGA IP कोर डिजाइन पूर्वampले निम्न सुविधाहरू समर्थन गर्दछ:
- आन्तरिक TX देखि RX सिरियल लुपब्याक मोड
- स्वचालित रूपमा निश्चित आकार प्याकेटहरू उत्पन्न गर्दछ
- आधारभूत प्याकेट जाँच क्षमताहरू
- पुन: परीक्षण उद्देश्यको लागि डिजाइन रिसेट गर्न प्रणाली कन्सोल प्रयोग गर्ने क्षमता
चित्र 2. उच्च-स्तर ब्लक रेखाचित्र
सम्बन्धित जानकारी
- F-Tile Interlaken Intel FPGA IP प्रयोगकर्ता गाइड
- F-Tile Interlaken Intel FPGA IP रिलीज नोटहरू
हार्डवेयर र सफ्टवेयर आवश्यकताहरू
पूर्व परीक्षण गर्नampले डिजाइन, निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्नुहोस्:
- इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.3
- प्रणाली कन्सोल
- समर्थित सिम्युलेटर:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE वा Questa*
नोट: पूर्व डिजाइनका लागि हार्डवेयर समर्थनample इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4 मा उपलब्ध हुनेछ।
डिजाइन उत्पन्न गर्दै
चित्र १। प्रक्रिया
डिजाइन पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample र testbench:
- Intel Quartus Prime Pro Edition सफ्टवेयरमा क्लिक गर्नुहोस् File ➤ नयाँ इन्टेल क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा क्लिक गर्नुहोस् File ➤ अवस्थित इंटेल क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
- यन्त्र परिवार Agilex निर्दिष्ट गर्नुहोस् र तपाईंको डिजाइनको लागि F-Tile भएको यन्त्र चयन गर्नुहोस्।
- IP क्याटलगमा, F-Tile Interlaken Intel FPGA IP पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। नयाँ आईपी संस्करण विन्डो देखा पर्दछ।
- शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस् तपाइँको अनुकूलन आईपी भिन्नता को लागी। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
- ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
चित्र ४ उदाampले डिजाइन ट्याब
6. IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
7. पूर्व माampले डिजाइन ट्याबमा, testbench उत्पन्न गर्न सिमुलेशन विकल्प चयन गर्नुहोस्।
नोट: संश्लेषण विकल्प हार्डवेयर पूर्व को लागी होampले डिजाइन, जुन इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4 मा उपलब्ध हुनेछ।
8. उत्पन्न HDL ढाँचाको लागि, Verilog र VHDL दुवै विकल्प उपलब्ध छन्।
9. क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampले डिजाइन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
10. यदि तपाइँ डिजाइन पूर्व परिमार्जन गर्न चाहनुहुन्छ भनेampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (ilk_f_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम।
२. ठीक छ क्लिक गर्नुहोस्।
नोट: F-Tile Interlaken Intel FPGA IP डिजाइन पूर्वample, एक SystemPLL स्वचालित रूपमा इन्स्ट्यान्टियट हुन्छ, र F-Tile Interlaken Intel FPGA IP कोरमा जडान हुन्छ। डिजाइनमा SystemPLL पदानुक्रम पथ पूर्वample छ:
example_design.test_env_inst.test_dut.dut.pll
डिजाइनमा SystemPLL पूर्वample ले ट्रान्ससिभरको रूपमा समान 156.26 मेगाहर्ट्ज सन्दर्भ घडी साझा गर्दछ।
निर्देशिका संरचना
F-Tile Interlaken Intel FPGA IP कोरले निम्न उत्पन्न गर्दछ fileडिजाइनको लागि s पूर्वampLe:
चित्र 5. निर्देशिका संरचना
तालिका १। हार्डवेयर डिजाइन पूर्वample File विवरणहरू
यी files मा हुनुहुन्छample_installation_dir>/ilk_f_0_example_design निर्देशिका।
| File नामहरू | विवरण |
| example_design.qpf | इंटेल क्वार्टस प्राइम परियोजना file. |
| example_design.qsf | इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिङहरू file |
| example_design.sdc jtag_timing_template.sdc | Synopsys डिजाइन बाधा file। तपाइँ तपाइँको आफ्नै डिजाइन को लागी प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ। |
| sysconsole_testbench.tcl | मुख्य file प्रणाली कन्सोल पहुँचको लागि |
नोट: पूर्व डिजाइनका लागि हार्डवेयर समर्थनample इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4 मा उपलब्ध हुनेछ।
तालिका ३. टेस्टबेन्च File विवरण
यो file मा छample_installation_dir>/ilk_f_0_example_design/ example_design/rtl निर्देशिका।
| File नाम | विवरण |
| top_tb.sv | शीर्ष स्तरको टेस्टबेन्च file. |
तालिका ४. टेस्टबेन्च लिपिहरू
यी files मा हुनुहुन्छample_installation_dir>/ilk_f_0_example_design/ example_design/testbench निर्देशिका
| File नाम | विवरण |
| run_vcs.sh | टेस्टबेन्च चलाउनको लागि Synopsys VCS लिपि। |
| run_vcsmx.sh | टेस्टबेन्च चलाउनको लागि Synopsys VCS MX लिपि। |
| run_mentor.tcl | टेस्टबेन्च चलाउनको लागि Siemens EDA ModelSim SE वा Questa लिपि। |
डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च
चित्र 6. प्रक्रिया
Testbench अनुकरण गर्न यी चरणहरू पालना गर्नुहोस्:
- आदेश प्रम्प्टमा, testbench सिमुलेशन डाइरेक्टरीमा परिवर्तन गर्नुहोस्। निर्देशिका मार्ग होample_installation_dir>/example_design/ testbench।
- आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ। तपाईंको स्क्रिप्टले सिमुलेशन पूरा भएपछि SOP र EOP गणनाहरू मेल खान्छ भनी जाँच गर्नुपर्छ।
तालिका 5. सिमुलेशन चलाउने चरणहरू
| सिमुलेटर | निर्देशनहरू |
|
VCS |
आदेश रेखामा, टाइप गर्नुहोस्:
sh run_vcs.sh |
|
VCS MX |
आदेश रेखामा, टाइप गर्नुहोस्:
sh run_vcsmx.sh |
|
ModelSim SE वा Questa |
आदेश रेखामा, टाइप गर्नुहोस्:
vsim -do run_mentor.tcl यदि तपाइँ ModelSim GUI ल्याई बिना अनुकरण गर्न रुचाउनुहुन्छ भने, टाइप गर्नुहोस्:
vsim -c -do run_mentor.tcl |
3. परिणामहरू विश्लेषण गर्नुहोस्। एक सफल सिमुलेशनले प्याकेटहरू पठाउँछ र प्राप्त गर्दछ, र "परीक्षण पास भएको" प्रदर्शन गर्दछ।
डिजाइनको लागि टेस्टबेन्च पूर्वampले निम्न कार्यहरू पूरा गर्दछ:
- F-Tile Interlaken Intel FPGA IP कोर इन्स्ट्यान्टियट गर्दछ।
- PHY स्थिति छाप्छ।
- मेटाफ्रेम सिङ्क्रोनाइजेसन (SYNC_LOCK) र शब्द (ब्लक) सीमाहरू (WORD_LOCK) जाँच गर्दछ।
- व्यक्तिगत लेनहरू लक र पङ्क्तिबद्ध हुनको लागि पर्खनुहोस्।
- प्याकेट पठाउन थाल्छ।
- प्याकेट तथ्याङ्कहरू जाँच गर्दछ:
- CRC24 त्रुटिहरू
- SOPs
- EOPs
निम्न एसample आउटपुट एक सफल सिमुलेशन परीक्षण रन चित्रण गर्दछ:
डिजाइन कम्पाइल गर्दै पूर्वample
- पूर्व सुनिश्चित गर्नुहोस्ampले डिजाइन उत्पादन पूरा भयो।
- Intel Quartus Prime Pro Edition सफ्टवेयरमा, Intel Quartus Prime परियोजना खोल्नुहोस्ample_installation_dir>/example_design.qpf>।
- प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।
डिजाइन पूर्वampले विवरण
डिजाइन पूर्वampले इन्टरलेकन आईपी कोर को कार्यक्षमता देखाउँछ।
डिजाइन पूर्वampकम्पोनेन्टहरू
पूर्वampले डिजाइन प्रणाली र PLL सन्दर्भ घडीहरू र आवश्यक डिजाइन घटकहरू जडान गर्दछ। पूर्वampले डिजाइनले आईपी कोरलाई आन्तरिक लुपब्याक मोडमा कन्फिगर गर्दछ र आईपी कोर TX प्रयोगकर्ता डेटा स्थानान्तरण इन्टरफेसमा प्याकेटहरू उत्पन्न गर्दछ। IP कोरले यी प्याकेटहरूलाई ट्रान्सीभर मार्फत आन्तरिक लूपब्याक मार्गमा पठाउँछ।
IP कोर रिसीभरले लुपब्याक मार्गमा प्याकेटहरू प्राप्त गरेपछि, यसले इन्टरलेकन प्याकेटहरूलाई प्रशोधन गर्छ र तिनीहरूलाई RX प्रयोगकर्ता डेटा स्थानान्तरण इन्टरफेसमा पठाउँछ। पूर्वampले डिजाइन जाँच गर्दछ कि प्याकेटहरू प्राप्त र प्रसारण मेल खान्छ।
F-Tile Interlaken Intel IP डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:
- F-Tile Interlaken Intel FPGA IP कोर
- प्याकेट जेनरेटर र प्याकेट परीक्षक
- F-Tile सन्दर्भ र प्रणाली PLL घडी Intel FPGA IP कोर
इन्टरफेस संकेतहरू
तालिका ६. डिजाइन उदाampइन्टरफेस संकेतहरू
| पोर्ट नाम | दिशा | चौडाइ (बिट्स) | विवरण |
|
mgmt_clk |
इनपुट |
1 |
प्रणाली घडी इनपुट। घडी आवृत्ति 100 मेगाहर्ट्ज हुनुपर्छ। |
|
pll_ref_clk |
इनपुट |
1 |
ट्रान्सीभर सन्दर्भ घडी। RX CDR PLL चलाउँछ। |
| rx_pin | इनपुट | लेनको संख्या | रिसीभर SERDES डाटा पिन। |
| tx_pin | आउटपुट | लेनको संख्या | SERDES डाटा पिन पठाउनुहोस्। |
| rx_pin_n(1) | इनपुट | लेनको संख्या | रिसीभर SERDES डाटा पिन। |
| tx_pin_n(1) | आउटपुट | लेनको संख्या | SERDES डाटा पिन पठाउनुहोस्। |
|
mac_clk_pll_ref |
इनपुट |
1 |
यो संकेत PLL द्वारा संचालित हुनुपर्छ र pll_ref_clk चलाउने उही घडी स्रोत प्रयोग गर्नुपर्छ।
यो संकेत PAM4 मोड उपकरण भिन्नताहरूमा मात्र उपलब्ध छ। |
| usr_pb_reset_n | इनपुट | 1 | प्रणाली रिसेट। |
(1) PAM4 भेरियन्टहरूमा मात्र उपलब्ध छ।
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
नक्सा दर्ता गर्नुहोस्
नोट:
- डिजाइन पूर्वample दर्ता ठेगाना 0x20** बाट सुरु हुन्छ जबकि Interlaken IP कोर दर्ता ठेगाना 0x10** बाट सुरु हुन्छ।
- F-tile PHY दर्ता ठेगाना 0x30** बाट सुरु हुन्छ जबकि F-tile FEC दर्ता ठेगाना 0x40** बाट सुरु हुन्छ। FEC दर्ता PAM4 मोडमा मात्र उपलब्ध छ।
- पहुँच कोड: RO-पढ्न मात्र, र RW-पढ्नुहोस्/लेख्नुहोस्।
- प्रणाली कन्सोलले डिजाइन पूर्व पढ्छample दर्ता गर्दछ र स्क्रिनमा परीक्षण स्थिति रिपोर्ट गर्दछ।
तालिका ६. डिजाइन उदाample दर्ता नक्शा
| अफसेट | नाम | पहुँच | विवरण |
| 8'h00 | आरक्षित | ||
| 8'h01 | आरक्षित | ||
|
8'h02 |
प्रणाली PLL रिसेट |
RO |
निम्न बिट्सले प्रणाली PLL रिसेट अनुरोधलाई संकेत गर्दछ र मान सक्षम गर्दछ:
• बिट [0] – sys_pll_rst_req • बिट [१] – sys_pll_rst_en |
| 8'h03 | RX लेन पङ्क्तिबद्ध | RO | RX लेन पङ्क्तिबद्धता जनाउँछ। |
|
8'h04 |
WORD लक भयो |
RO |
[NUM_LANES-1:0] - शब्द (ब्लक) सीमा पहिचान। |
| 8'h05 | सिंक लक भयो | RO | [NUM_LANES–1:0] – मेटाफ्रेम सिङ्क्रोनाइजेसन। |
| 8'h06 - 8'h09 | CRC32 त्रुटि गणना | RO | CRC32 त्रुटि गणना संकेत गर्दछ। |
| 8'h0A | CRC24 त्रुटि गणना | RO | CRC24 त्रुटि गणना संकेत गर्दछ। |
|
8'h0B |
ओभरफ्लो / अन्डरफ्लो संकेत |
RO |
निम्न बिट्सले संकेत गर्दछ:
• बिट [३] – TX अन्डरफ्लो सिग्नल • बिट [२] – TX ओभरफ्लो सिग्नल • बिट [१] – RX ओभरफ्लो सिग्नल |
| 8'h0C | SOP गणना | RO | SOP को संख्या जनाउँछ। |
| 8'h0D | EOP गणना | RO | EOP को संख्या जनाउँछ |
|
8'h0E |
त्रुटि गणना |
RO |
निम्न त्रुटिहरूको संख्या संकेत गर्दछ:
• लेन पङ्क्तिबद्धताको हानि • अवैध नियन्त्रण शब्द • अवैध फ्रेमिङ ढाँचा • छुटेको SOP वा EOP सूचक |
| 8'h0F | send_data_mm_clk | RW | जेनेरेटर सिग्नल सक्षम गर्न 1 टु बिट [0] लेख्नुहोस्। |
|
8'h10 |
जाँचकर्ता त्रुटि |
जाँचकर्ता त्रुटि संकेत गर्दछ। (SOP डाटा त्रुटि, च्यानल नम्बर त्रुटि, र PLD डाटा त्रुटि) | |
| 8'h11 | प्रणाली PLL लक | RO | बिट [0] ले PLL लक संकेत संकेत गर्दछ। |
|
8'h14 |
TX SOP गणना |
RO |
प्याकेट जनरेटर द्वारा उत्पन्न SOP को संख्या संकेत गर्दछ। |
|
8'h15 |
TX EOP गणना |
RO |
प्याकेट जनरेटर द्वारा उत्पन्न EOP को संख्या संकेत गर्दछ। |
| 8'h16 | निरन्तर प्याकेट | RW | निरन्तर प्याकेट सक्षम गर्न 1 देखि बिट [0] लेख्नुहोस्। |
| जारी… | |||
| अफसेट | नाम | पहुँच | विवरण |
| 8'h39 | ECC त्रुटि गणना | RO | ECC त्रुटिहरूको सङ्ख्या देखाउँछ। |
| 8'h40 | ECC त्रुटि गणना सच्यायो | RO | सच्याइएको ECC त्रुटिहरूको सङ्ख्या देखाउँछ। |
| 8'h50 | tile_tx_rst_n | WO | TX को लागि SRC मा टाइल रिसेट। |
| 8'h51 | टाइल_rx_rst_n | WO | RX को लागि SRC मा टाइल रिसेट। |
| 8'h52 | tile_tx_rst_ack_n | RO | TX को लागि SRC बाट टाइल रिसेट स्वीकृति। |
| 8'h53 | टाइल_rx_rst_ack_n | RO | RX को लागि SRC बाट टाइल रिसेट स्वीकृति। |
रिसेट गर्नुहोस्
F-Tile Interlaken Intel FPGA IP कोरमा, तपाईंले रिसेट सुरु गर्नुहुन्छ (reset_n=0) र IP कोरले रिसेट स्वीकृति (reset_ack_n=0) फिर्ता नगरेसम्म होल्ड गर्नुहोस्। रिसेट हटाइएपछि (reset_n=1), रिसेट स्वीकृति यसको प्रारम्भिक अवस्थामा फर्कन्छ।
(reset_ack_n=1)। डिजाइनमा पूर्वample, एक rst_ack_sticky दर्ताले रिसेट स्वीकार दाबी राख्छ र त्यसपछि रिसेट हटाउने ट्रिगर गर्दछ (reset_n=1)। तपाईं आफ्नो डिजाइन आवश्यकताहरू फिट वैकल्पिक विधिहरू प्रयोग गर्न सक्नुहुन्छ।
महत्त्वपूर्ण: कुनै पनि परिदृश्यमा जहाँ आन्तरिक सिरियल लुपब्याक आवश्यक छ, तपाईंले F-tile को TX र RX छुट्टै क्रममा छोड्नुपर्छ। थप जानकारीको लागि प्रणाली कन्सोल लिपिलाई सन्दर्भ गर्नुहोस्।
चित्र 7. NRZ मोडमा अनुक्रम रिसेट गर्नुहोस्
चित्र 8. PAM4 मोडमा अनुक्रम रिसेट गर्नुहोस्
F-Tile Interlaken Intel FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख
यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।
| इंटेल क्वार्टस प्राइम संस्करण | आईपी कोर संस्करण | प्रयोगकर्ता गाइड |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड |
F-Tile Interlaken Intel FPGA IP Design Ex का लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड
| कागजात संस्करण | इंटेल क्वार्टस प्राइम संस्करण | आईपी संस्करण | परिवर्तनहरू |
| 2021.10.04 | 21.3 | 3.0.0 | • नयाँ लेन दर संयोजनहरूको लागि समर्थन थपियो। थप जानकारीको लागि, सन्दर्भ गर्नुहोस् तालिका: लेनको संख्या र डेटा दरको IP समर्थित संयोजनहरू.
• खण्डमा समर्थित सिमुलेटर सूची अद्यावधिक गरियो: हार्डवेयर र सफ्टवेयर आवश्यकताहरू. • खण्डमा नयाँ रिसेट दर्ताहरू थपियो: नक्सा दर्ता गर्नुहोस्. |
| 2021.06.21 | 21.2 | 2.0.0 | प्रारम्भिक रिलीज। |
कागजातहरू / स्रोतहरू
 |
इंटेल एफ-टाइल इन्टरलेकन इंटेल एफपीजीए आईपी डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड F-Tile Interlaken Intel FPGA IP डिजाइन पूर्वample, F-Tile, Interlaken Intel FPGA IP डिजाइन पूर्वampले, इंटेल FPGA आईपी डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, डिजाइन पूर्वample |
