ALINX AC7Z020 ZYNQ7000 FPGA विकास बोर्ड

उत्पादन जानकारी

ZYNQ7000 FPGA विकास बोर्ड एक विकास बोर्ड हो जसले XC7Z100-1CLG400I चिप, जुन ZYNQ7000 श्रृंखलाको भाग हो। यसमा 9MHz सम्मको घडी गति, 800KB अन-चिप र्याम, र 256/16 बिट DDR32, DDR2 इन्टरफेसलाई समर्थन गर्ने बाह्य भण्डारण इन्टरफेस भएको ARM डुअल-कोर CortexA3-आधारित अनुप्रयोग प्रोसेसर छ। बोर्डमा दुई Gigabit NIC समर्थन, दुई USB2.0 OTG इन्टरफेस, दुई CAN2.0B बस इन्टरफेस, दुई SD कार्ड, SDIO, MMC मिल्दो नियन्त्रकहरू, 2 SPIs, 2 UARTs, 2 I2C इन्टरफेसहरू, र 4bit GPIO को 32 जोडीहरू छन्। बोर्डसँग कोर बोर्ड (AC7Z010) छ जसले दुई माइक्रोनको MT41K128M16TW-107 DDR3 चिपहरू 256MB को संयुक्त क्षमता र 32-बिटको डेटा बस चौडाइ प्रयोग गर्दछ। बोर्डमा प्रयोगकर्ता एलईडी, प्रयोगकर्ता कुञ्जीहरू, विस्तार हेडर, जेTAG डिबग पोर्ट, र बिजुली आपूर्ति।

उत्पादन उपयोग निर्देशन

ZYNQ7000 FPGA विकास बोर्ड प्रयोग गर्न, यी चरणहरू पालना गर्नुहोस्:

1. बोर्डमा बिजुली आपूर्ति जडान गर्नुहोस्।
2. USB केबल प्रयोग गरेर आफ्नो कम्प्युटरमा बोर्ड जडान गर्नुहोस्।
3. तपाईंको कम्प्युटरमा बोर्डको लागि कुनै पनि आवश्यक ड्राइभरहरू स्थापना गर्नुहोस्।
4. आफ्नो सफ्टवेयर विकास वातावरण खोल्नुहोस् र नयाँ परियोजना सिर्जना गर्नुहोस्।
5. ZYNQ7000 FPGA विकास बोर्ड प्रयोग गर्न आफ्नो परियोजना सेटिङहरू कन्फिगर गर्नुहोस्।
6. आफ्नो कोड लेख्नुहोस् र कम्पाइल गर्नुहोस्।
7. J प्रयोग गरेर बोर्डमा संकलित कोड अपलोड गर्नुहोस्TAG डिबग पोर्ट।
8. बोर्डमा आफ्नो कोड परीक्षण गर्नुहोस्।

नोट: बोर्डका सुविधाहरू र प्रयोगमा थप विस्तृत जानकारीको लागि प्रयोगकर्ता पुस्तिकालाई सन्दर्भ गर्नुहोस्।

संस्करण रेकर्ड

संस्करण	मिति	द्वारा रिलीज	विवरण
Rev १.०	८००-५५५-०१९९	राहेल झोउ	पहिलो रिलीज

AC7Z010 कोर बोर्ड

AC7Z010 कोर बोर्ड परिचय

• AC7Z010 (कोर बोर्ड मोडेल, तल उस्तै) FPGA कोर बोर्ड, ZYNQ चिप XILINX कम्पनी ZYNQ7 श्रृंखलाको XC010Z1-400CLG7000I मा आधारित छ। ZYNQ चिपको PS प्रणालीले दुई ARM CortexTM-A9 प्रोसेसरहरू, AMBA® इन्टरकनेक्टहरू, आन्तरिक मेमोरी, बाह्य मेमोरी इन्टरफेसहरू र बाह्य उपकरणहरू एकीकृत गर्दछ। ZYNQ चिपको FPGA मा प्रोग्रामेबल लॉजिक सेलहरू, DSP र आन्तरिक RAM को सम्पत्ति समावेश छ।
• यो कोर बोर्डले दुई माइक्रोनको MT41K128M16TW-107 DDR3 चिपहरू प्रयोग गर्दछ, जसमध्ये प्रत्येकको क्षमता 256MB छ; दुई DDR चिपहरू एक 32-बिट डाटा बस चौडाइ र ZYNQ र DDR3 बीच 533Mhz सम्म डेटा पढ्न र लेख्ने घडी आवृत्ति बनाउन संयोजन गर्दछ; यो कन्फिगरेसनले प्रणालीको उच्च ब्यान्डविथ डाटा प्रोसेसिङको आवश्यकताहरू पूरा गर्न सक्छ
• क्यारियर बोर्डसँग जडान गर्नको लागि, यस कोर बोर्डका दुई बोर्ड-टु-बोर्ड कनेक्टरहरूलाई PS साइडमा USB पोर्टहरू, गिगाबिट इथरनेट इन्टरफेसहरू, SD कार्ड स्लट, र अन्य बाँकी MIO पोर्टहरू (48) सँग विस्तार गरिएको छ। साथै BANK100 (AC13Z7 का लागि मात्र), BAN010 र BANK34 का लगभग सबै IO पोर्टहरू PL छेउमा, BANK35 र BANK34 को IO स्तरहरू विभिन्न स्तरको इन्टरफेसहरूको लागि प्रयोगकर्ताहरूको आवश्यकताहरू पूरा गर्न क्यारियर बोर्ड मार्फत प्रदान गर्न सकिन्छ। धेरै IO चाहिने प्रयोगकर्ताहरूको लागि, यो कोर बोर्ड राम्रो विकल्प हुनेछ। र IO जडान भाग, बराबर लम्बाइ र भिन्नता प्रशोधन बीचको इन्टरफेसमा ZYNQ चिप, र कोर बोर्ड आकार मात्र 35 * 35 (मिमी) छ, जुन माध्यमिक विकासको लागि धेरै उपयुक्त छ।

ZYNQ चिप

FPGA कोर बोर्ड AC7Z010 ले Xilinx को Zynq7000 श्रृंखला चिप, मोड्युल XC7Z010-1CLG400I प्रयोग गर्दछ। चिपको PS प्रणालीले दुई ARM Cortex™-A9 प्रोसेसरहरू, AMBA® इन्टरकनेक्टहरू, आन्तरिक मेमोरी, बाह्य मेमोरी इन्टरफेसहरू र बाह्य उपकरणहरू एकीकृत गर्दछ। यी बाह्य उपकरणहरूमा मुख्यतया USB बस इन्टरफेस, इथरनेट इन्टरफेस, SD/SDIO इन्टरफेस, I2C बस इन्टरफेस, CAN बस इन्टरफेस, UART इन्टरफेस, GPIO आदि समावेश छन्। PS ले स्वतन्त्र रूपमा काम गर्न सक्छ र पावर अन वा रिसेटमा सुरु गर्न सक्छ। चित्र 2-2-1 ZYNQ7000 चिपको समग्र ब्लक रेखाचित्रको विस्तृत विवरण।

PS प्रणाली भाग को मुख्य मापदण्डहरु निम्नानुसार छन्:

• ARM डुअल-कोर CortexA9-आधारित अनुप्रयोग प्रोसेसर, ARM-v7 आर्किटेक्चर, 800MHz सम्म
• 32KB स्तर 1 निर्देशन र डेटा क्यास प्रति CPU, 512KB स्तर 2 क्यास 2 CPU शेयरहरू
• अन-चिप बुट ROM र 256KB अन-चिप RAM
• बाह्य भण्डारण इन्टरफेस, समर्थन 16/32 बिट DDR2, DDR3 इन्टरफेस
• दुई Gigabit NIC समर्थन: भिन्न-समग्र DMA, GMII, RGMII, SGMII इन्टरफेस
• दुई USB2.0 OTG इन्टरफेसहरू, प्रत्येकले 12 नोडहरू सम्म समर्थन गर्दछ
• दुई CAN2.0B बस इन्टरफेस
• दुई SD कार्ड, SDIO, MMC संगत नियन्त्रकहरू
• 2 SPIs, 2 UARTs, 2 I2C इन्टरफेसहरू
• 4bit GPIO को 32 जोडी, PS प्रणाली IO को रूपमा 54 (32 + 22), PL मा जडान गरिएको 64
• PS र PS बाट PL भित्र उच्च ब्यान्डविथ जडान

PL तर्क भाग को मुख्य मापदण्डहरु निम्नानुसार छन्:

• तर्क कक्षहरू: 28K
• लुक-अप-टेबल (LUTs): 17600
• फ्लिप-फ्लप: 35,200
• 18x25MACCs: 80
• ब्लक RAM: 240KB
• अन-चिप भोल्युमका लागि दुई एडी कन्भर्टरहरूtage, तापमान सेन्सिङ र 17 बाह्य भिन्नता इनपुट च्यानलहरू, 1MBPS सम्म
• XC7Z100-1CLG400I चिप गति ग्रेड -1, औद्योगिक ग्रेड, प्याकेज BGA400 हो, पिन पिच 0.8mm हो ZYNQ7000 श्रृंखलाको विशिष्ट चिप मोडेल परिभाषा चित्र 2-2-2 मा देखाइएको छ।

DDR3 DRAM

• FPGA कोर बोर्ड AC7Z010 दुई माइक्रोन DDR3 SDRAM चिप्स (कुलमा 1GB), मोडेल MT41K128M16TW-107 (Hynix सँग मिल्दो) संग सुसज्जित छ।
• H5TQ2G63AFR-PBI)। DDR3 SDRAM को कुल बस चौडाइ 32bit छ। DDR3 SDRAM 533MHz (डेटा दर 1066Mbps) को अधिकतम गतिमा काम गर्दछ। DDR3 मेमोरी प्रणाली सिधै ZYNQ प्रोसेसिङ सिस्टम (PS) को बैंक 502 को मेमोरी इन्टरफेससँग जोडिएको छ। DDR3 SDRAM को विशिष्ट कन्फिगरेसन तलको तालिका 2-3-1 मा देखाइएको छ:

बिट नम्बर	चिप मोडेल	क्षमता	कारखाना
U8, U9	MT41K128M16TW-107	256M x 16bit	माइक्रोन

तालिका 2-3-1: DDR3 SDRAM कन्फिगरेसन

DDR3 को हार्डवेयर डिजाइन सिग्नल अखण्डता को सख्त विचार आवश्यक छ। हामीले DDR3 को उच्च-गति र स्थिर सञ्चालन सुनिश्चित गर्न सर्किट डिजाइन र PCB डिजाइनमा मिल्दो प्रतिरोधक/टर्मिनल प्रतिरोध, ट्रेस प्रतिबाधा नियन्त्रण, र ट्रेस लम्बाइ नियन्त्रणलाई पूर्ण रूपमा विचार गरेका छौं।

DDR3 DRAM पिन असाइनमेन्ट:

संकेत नाम	ZYNQ पिन नाम	ZYNQ पिन नम्बर
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1
DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3

DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4
DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4

DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI फ्ल्यास

FPGA कोर बोर्ड AC7Z010 एक 256MBit Quad-SPI फ्ल्यास चिपसँग सुसज्जित छ, फ्ल्यास मोडेल W25Q256FVEI हो, जसले 3.3V CMOS भोल्युम प्रयोग गर्दछ।tagई मानक। QSPI FLASH को गैर-अस्थिर प्रकृतिको कारणले, यो प्रणालीको बुट छवि भण्डारण गर्न प्रणालीको लागि बुट उपकरणको रूपमा प्रयोग गर्न सकिन्छ। यी छविहरूमा मुख्य रूपमा FPGA बिट समावेश छ files, ARM अनुप्रयोग कोड, र अन्य प्रयोगकर्ता डेटा files QSPI FLASH को विशिष्ट मोडेल र सम्बन्धित प्यारामिटरहरू तालिका 2-4-1 मा देखाइएको छ।

स्थिति	मोडेल	क्षमता	कारखाना
U15	W25Q256FVEI	32M बाइट	Winbond

तालिका 2-4-1: QSPI फ्ल्यास विशिष्टता
QSPI FLASH ZYNQ चिपको PS खण्डमा BANK500 को GPIO पोर्टसँग जोडिएको छ। प्रणाली डिजाइनमा, यी PS पोर्टहरूको GPIO पोर्ट प्रकार्यहरूलाई QSPI FLASH इन्टरफेसको रूपमा कन्फिगर गर्न आवश्यक छ। चित्र 2-4-1 ले योजनाबद्ध मा QSPI फ्ल्यास देखाउँछ।

चिप पिन असाइनमेन्टहरू कन्फिगर गर्नुहोस्:

संकेत नाम	ZYNQ पिन नाम	ZYNQ पिन नम्बर
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

घडी कन्फिगरेसन

AC7Z010 कोर बोर्डले PS प्रणालीको लागि सक्रिय घडी प्रदान गर्दछ, ताकि PS प्रणालीले स्वतन्त्र रूपमा काम गर्न सक्छ।
PS प्रणाली घडी स्रोत
ZYNQ चिपले कोर बोर्डमा X33.333333 क्रिस्टल मार्फत PS भागको लागि 1MHz घडी इनपुट प्रदान गर्दछ। घडी इनपुट ZYNQ चिप BANK500 को PS_CLK_500 पिनसँग जोडिएको छ। यसको योजनाबद्ध रेखाचित्र चित्र २-५-१ मा देखाइएको छ:

घडी पिन असाइनमेन्ट:

संकेत नाम	ZYNQ पिन
PS_CLK_500	E7

विद्युत आपूर्ति
विद्युत आपूर्ति भोल्युमtagAC7Z010 कोर बोर्डको e DC5V हो, जुन वाहक बोर्ड जडान गरेर आपूर्ति गरिन्छ। साथै, BANK34 र BANK35 को पावर पनि क्यारियर बोर्ड मार्फत प्रदान गरिन्छ। कोर बोर्डमा विद्युत आपूर्ति डिजाइनको योजनाबद्ध रेखाचित्र चित्र 2-6-1 मा देखाइएको छ:

FPGA विकास बोर्ड + 5V द्वारा संचालित छ, र + 1.0V, + 1.8V, + 1.5V, + 3.3V चार DC / DC पावर चिप्स मार्फत चार पावर आपूर्तिहरूमा रूपान्तरण गरिएको छ। + 1.0V को आउटपुट वर्तमान 6A, + 1.8V र + 1.5V पावर आउटपुट वर्तमान 3A, + 3.3V आउटपुट वर्तमान 500mA हो। J29 सँग FPGA BANK4 र BANK34 लाई बिजुली आपूर्ति गर्न प्रत्येक 35 पिनहरू छन्। पूर्वनिर्धारित 3.3V हो। प्रयोगकर्ताहरूले ब्याकप्लेनमा VCCIO34 र VCCIO35 परिवर्तन गरेर BANK34 र BANK35 को शक्ति परिवर्तन गर्न सक्छन्। 1.5V ले VTT र VREF भोल्युम उत्पन्न गर्दछtagTI को TPS3 मार्फत DDR51206 लाई आवश्यक छ। प्रत्येक पावर वितरणको कार्यहरू निम्न तालिकामा देखाइएको छ:

विद्युत आपूर्ति	कार्य
+1.0V	ZYNQ PS र PL खण्ड कोर भोल्युमtage
+1.8V	ZYNQ PS र PL आंशिक सहायक भोल्युमtage BANK501 IO voltage
+3.3V	ZYNQ Bank0, Bank500, QSIP FLASH घडी क्रिस्टल

+1.5V	DDR3, ZYNQ Bank501
VREF, VTT(+0.75V)	DDR3
VCCIO34/35	बैंक ३४, बैंक ३५

किनभने ZYNQ FPGA को पावर सप्लाईमा पावर-अन अनुक्रम आवश्यकताहरू छन्, सर्किट डिजाइनमा, हामीले चिपको पावर आवश्यकताहरू अनुसार डिजाइन गरेका छौं। चिपको सामान्य सञ्चालन सुनिश्चित गर्नको लागि पावर अन अनुक्रम +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) सर्किट डिजाइन हो। किनकी BANK34 र BANK35 को स्तर मापदण्डहरू क्यारियर बोर्ड द्वारा प्रदान गरिएको बिजुली आपूर्ति द्वारा निर्धारण गरिन्छ, उच्चतम 3.3V हो। जब तपाइँ कोर बोर्डको लागि VCCIO34 र VCCIO35 पावर प्रदान गर्न क्यारियर बोर्ड डिजाइन गर्नुहुन्छ, पावर-अन अनुक्रम + 5V भन्दा ढिलो हुन्छ।

AC7Z010 कोर बोर्ड आकार आयाम

बोर्ड टु बोर्ड कनेक्टर पिन असाइनमेन्ट
कोर बोर्डमा कुल दुई उच्च-गति विस्तार पोर्टहरू छन्। यसले क्यारियर बोर्डमा जडान गर्न दुई 120-पिन इन्टर-बोर्ड कनेक्टरहरू (J29/J30) प्रयोग गर्दछ। बोर्डदेखि बोर्ड कनेक्टरको PIN स्पेसिङ ०.५ मिमी छ, तीमध्ये J0.5 29V पावर, VCCIO पावर इनपुट, केही IO संकेतहरू र J सँग जडान गरिएको छ।TAG संकेतहरू, र J30 बाँकी IO संकेतहरू र MIO सँग जडान गरिएको छ। BANK34 र BANK35 को IO स्तर कनेक्टरमा VCCIO इनपुट समायोजन गरेर परिवर्तन गर्न सकिन्छ, उच्चतम स्तर 3.3V भन्दा बढी हुँदैन। हामीले डिजाइन गरेको AX7Z010 क्यारियर बोर्ड पूर्वनिर्धारित रूपमा 3.3V हो। नोट गर्नुहोस् कि BANK13 को IO होइन

बोर्ड कनेक्टर J29 मा बोर्डको पिन असाइनमेन्ट

J29 पिन	संकेत  नाम	ZYNQ पिन नम्बर	J29 पिन	संकेत नाम	ZYNQ पिन नम्बर
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18
59	GND	–	60	GND	–

61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

बोर्ड कनेक्टर J30 मा बोर्डको पिन असाइनमेन्ट

J30 पिन	संकेत नाम	ZYNQ पिन नम्बर	J30 पिन	संकेत नाम	ZYNQ पिन नम्बर
1	IO35_L1P	C20	2	IO35_L15N	F20

3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16
67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9

75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

www.alinx.com

कागजातहरू / स्रोतहरू

ALINX AC7Z020 ZYNQ7000 FPGA विकास बोर्ड [pdf] प्रयोगकर्ता पुस्तिका AC7Z020, AC7Z020 ZYNQ7000 FPGA विकास बोर्ड, ZYNQ7000 FPGA विकास बोर्ड, FPGA विकास बोर्ड, विकास बोर्ड, बोर्ड

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका