ALTERA चक्रवात V E FPGA विकास बोर्ड प्रयोगकर्ता पुस्तिका

MAX V CPLD कन्फिगरेसन घडी इनपुटको लागि 100-MHz एकल-एन्डेड ओसिलेटर
SMA इनपुट (LVDS)
मेमोरी:
- दुई 256-Mbyte (MB) DDR3 SDRAM यन्त्रहरू 16-बिट डाटा बसको साथ
- एउटा 18-Mbit (Mb) SSRAM
- एक 512-Mb सिंक्रोनस फ्लैश
- एउटा 512-MB LPDDR2 SDRAM 32-बिट डाटा बसको साथ (यस बोर्डमा 16-बिट डाटा बस मात्र प्रयोग गरिन्छ)
- एक 64-Kb I2C सीरियल विद्युतीय रूपमा मेटाउन सकिने प्रोम (EEPROM)

मेकानिकल: ६.५ x ४.५ आकारको बोर्ड

उत्पादन उपयोग निर्देशन

अध्याय 1: समाप्तview

सामान्य विवरण

चक्रवात VE FPGA विकास बोर्डलाई आंशिक पुन: कन्फिगरेसन जस्ता सुविधाहरूको साथ उन्नत डिजाइन क्षमताहरू प्रदान गर्न डिजाइन गरिएको हो। यसले अघिल्लो FPGA परिवारहरूको तुलनामा छिटो सञ्चालन, कम बिजुली खपत, र बजारमा छिटो समय प्रदान गर्दछ।

उपयोगी लिङ्कहरू

निम्न विषयहरूमा थप जानकारीको लागि, सम्बन्धित कागजातहरू हेर्नुहोस्:

चक्रवात V उपकरण परिवार: चक्रवात V यन्त्र ह्यान्डबुक
HSMC विशिष्टता: उच्च गति Mezzanine कार्ड (HSMC) विशिष्टता

अध्याय २: बोर्ड कम्पोनेन्टहरू

बोर्ड कम्पोनेन्ट ब्लकहरू

विकास बोर्डले निम्न प्रमुख घटक ब्लकहरू समावेश गर्दछ:

एउटा चक्रवात V E FPGA (5CEFA7F31I7N) एक 896-पिन FineLine BGA (FBGA) मा
नियन्त्रक: फ्ल्यास फास्ट निष्क्रिय समानान्तर (FPP) कन्फिगरेसन
MAX II CPLD (EPM240M100I5N) १००-पिन FBGA प्याकेजमा
FPGA सन्दर्भ घडी इनपुटको लागि प्रोग्रामेबल घडी जनरेटर
FPGA र MAX V CPLD घडी इनपुटको लागि 50-MHz एकल-एन्डेड ओसिलेटर

MAX V CPLD कन्फिगरेसन घडी इनपुटको लागि 100-MHz एकल-एन्डेड ओसिलेटर
SMA इनपुट (LVDS)
मेमोरी:
- दुई 256-Mbyte (MB) DDR3 SDRAM यन्त्रहरू 16-बिट डाटा बसको साथ
- एउटा 18-Mbit (Mb) SSRAM
- एक 512-Mb सिंक्रोनस फ्लैश
- एउटा 512-MB LPDDR2 SDRAM 32-बिट डाटा बसको साथ (यस बोर्डमा 16-बिट डाटा बस मात्र प्रयोग गरिन्छ)
- एक 64-Kb I2C सीरियल विद्युतीय रूपमा मेटाउन सकिने प्रोम (EEPROM)

मेकानिकल

विकास बोर्डको आकार 6.5 x 4.5 इन्च छ।

अध्याय ३: बोर्ड कम्पोनेन्ट सन्दर्भ

यो खण्डले प्रत्येक बोर्ड कम्पोनेन्ट र यसको कार्यक्षमता बारे विस्तृत जानकारी प्रदान गर्दछ। थप जानकारीको लागि कृपया चक्रवात V E FPGA विकास बोर्ड सन्दर्भ पुस्तिका हेर्नुहोस्।

FAQs

प्रश्न: मैले उपलब्ध नवीनतम HSMCs कहाँ पाउन सक्छु?

A: उपलब्ध नवीनतम HSMC हरूको सूची हेर्न वा HSMC निर्दिष्टीकरणको प्रतिलिपि डाउनलोड गर्न, Altera को विकास बोर्ड डटरकार्ड पृष्ठ हेर्नुहोस्। webसाइट।

प्रश्न: अग्रिम के होtagचक्रवात V E FPGA विकास बोर्ड को es?

A: चक्रवात V E FPGA विकास बोर्डले डिजाइन प्रगतिहरू र नवीनताहरू प्रदान गर्दछ, जस्तै आंशिक पुन: कन्फिगरेसन, जसले अघिल्लो FPGA परिवारहरूको तुलनामा छिटो सञ्चालन, कम बिजुली खपत, र बजारमा छिटो समय सुनिश्चित गर्दछ।

प्रश्न: मैले चक्रवात V उपकरण परिवारको बारेमा थप जानकारी कहाँ पाउन सक्छु?

A: चक्रवात V यन्त्र परिवारको बारेमा थप जानकारीको लागि, चक्रवात V यन्त्र ह्यान्डबुक हेर्नुहोस्।

प्रश्न: विकास बोर्डको आकार कति छ?

A: विकास बोर्डको आकार 6.5 x 4.5 इन्च छ।

२101 अभिनव ड्राइभ
सान जोस, CA 95134
www.altera.com
MNL-01075-1.4

© 2017 Altera Corporation। सबै अधिकार सुरक्षित। ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS र STRATIX शब्दहरू र लोगोहरू Altera Corporation का ट्रेडमार्क हुन् र US Patent र ट्रेडमार्क कार्यालय र अन्य देशहरूमा दर्ता भएका छन्। ट्रेडमार्क वा सेवा चिन्हको रूपमा पहिचान गरिएका अन्य सबै शब्दहरू र लोगोहरू www.altera.com/common/legal.html मा वर्णन गरिए अनुसार तिनीहरूका सम्बन्धित धारकहरूको सम्पत्ति हुन्। Altera ले आफ्नो अर्धचालक उत्पादनहरूको प्रदर्शनलाई Altera को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Altera ले स्पष्ट रूपमा Altera द्वारा लिखित रूपमा सहमत भए बाहेक यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन। Altera ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
अगस्त 2017 Altera Corporation चक्रवात VE FPGA विकास बोर्ड
सन्दर्भ पुस्तिका

यस कागजातले Cyclone® V E FPGA विकास बोर्डको हार्डवेयर सुविधाहरूको वर्णन गर्दछ, विस्तृत पिन-आउट र कम्पोनेन्ट सन्दर्भ जानकारी सहित अनुकूलन FPGA डिजाइनहरू सिर्जना गर्न आवश्यक छ जुन बोर्डका सबै घटकहरूसँग इन्टरफेस हुन्छ।

माथिview

सामान्य विवरण

चक्रवात V E FPGA विकास बोर्डले Altera's Cyclone V E FPGA प्रयोग गरेर कम-शक्ति, उच्च-प्रदर्शन, र तर्क-गहन डिजाइनहरू विकास र प्रोटोटाइप गर्नको लागि हार्डवेयर प्लेटफर्म प्रदान गर्दछ। बोर्डले चक्रवात V E FPGA डिजाइनहरूको विकासलाई सहज बनाउन बाह्य र मेमोरी इन्टरफेसहरूको विस्तृत दायरा प्रदान गर्दछ। Altera® र विभिन्न साझेदारहरूबाट उपलब्ध विभिन्न HSMCs मार्फत थप कार्यक्षमता थप्नको लागि एउटा हाई-स्पीड मेजेनाइन कार्ड (HSMC) कनेक्टर उपलब्ध छ।

उपलब्ध नवीनतम HSMC हरूको सूची हेर्न वा HSMC निर्दिष्टीकरणको प्रतिलिपि डाउनलोड गर्न, Altera को विकास बोर्ड डटरकार्ड पृष्ठ हेर्नुहोस्। webसाइट।
डिजाइनको प्रगति र आविष्कारहरू, जस्तै आंशिक पुन: कन्फिगरेसन, चक्रवात V E FPGAs मा लागू गरिएका डिजाइनहरूले कम शक्तिको साथ छिटो काम गर्छ, र अघिल्लो FPGA परिवारहरूको तुलनामा बजारमा छिटो समय छ भनी सुनिश्चित गर्दछ।

निम्न विषयहरूमा थप जानकारीको लागि, सम्बन्धित कागजातहरू हेर्नुहोस्:
- चक्रवात वी उपकरण परिवार, चक्रवात वी उपकरण ह्यान्डबुकलाई सन्दर्भ गर्नुहोस्।
- HSMC स्पेसिफिकेशन, हाई स्पीड मेजेनाइन कार्ड (HSMC) स्पेसिफिकेशनलाई सन्दर्भ गर्नुहोस्।

बोर्ड कम्पोनेन्ट ब्लकहरू

विकास बोर्डले निम्न प्रमुख घटक ब्लकहरू समावेश गर्दछ:

एउटा चक्रवात VE FPGA (5CEFA7F31I7N) 896-pin FineLine BGA (FBGA) प्याकेजमा
- 149,500 LEs
- 56,480 अनुकूलन तर्क मोड्युल (ALMs)
- 6,860 Kbit (Kb) M10K र 836 Kb MLAB मेमोरी
- सेभेन फ्र्याक्शनल फेज लक लूप (पीएलएल)
- 312 18×18-बिट गुणकहरू
- 480 सामान्य उद्देश्य इनपुट/आउटपुट (GPIO)
- 1.1-V कोर भोल्युमtage

FPGA कन्फिगरेसन सर्किटरी
- सक्रिय सिरियल (AS) x1 वा AS x4 कन्फिगरेसन (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) 256-पिन FBGA प्याकेजमा प्रणाली नियन्त्रकको रूपमा
- फ्ल्यास फास्ट निष्क्रिय समानान्तर (FPP) कन्फिगरेसन
- MAX II CPLD (EPM240M100I5N) 100-पिन FBGA प्याकेजमा Quartus® II प्रोग्रामरसँग प्रयोगको लागि इम्बेडेड USB-BlasterTM II को भागको रूपमा।
घडी सर्किटरी
- FPGA सन्दर्भ घडी इनपुटको लागि प्रोग्रामेबल घडी जनरेटर
- FPGA र MAX V CPLD घडी इनपुटको लागि 50-MHz एकल-एन्डेड ओसिलेटर
- MAX V CPLD कन्फिगरेसन घडी इनपुटको लागि 100-MHz एकल-एन्डेड ओसिलेटर
- SMA इनपुट (LVDS)
मेमोरी
- दुई 256-Mbyte (MB) DDR3 SDRAM यन्त्रहरू 16-बिट डाटा बसको साथ
- एउटा 18-Mbit (Mb) SSRAM
- एक 512-Mb सिंक्रोनस फ्लैश
- एउटा 512-MB LPDDR2 SDRAM 32-बिट डाटा बसको साथ (यस बोर्डमा 16-बिट डाटा बस मात्र प्रयोग गरिन्छ)
- एक 64-Kb I2C सीरियल विद्युतीय रूपमा मेटाउन सकिने प्रोम (EEPROM)
सामान्य प्रयोगकर्ता इनपुट/आउटपुट
- एलईडी र डिस्प्ले
- चार प्रयोगकर्ता एलईडी
- एक कन्फिगरेसन लोड एलईडी
- एउटा कन्फिगरेसन सम्पन्न LED
- एउटा त्रुटि एलईडी
- तीन कन्फिगरेसन चयन LEDs
- चार एम्बेडेड USB-ब्लास्टर II स्थिति LEDs
- तीन HSMC इन्टरफेस LEDs
- दस इथरनेट एलईडी
- दुई UART डाटा प्रसारण र LEDs प्राप्त
- दुई USB-UART इन्टरफेस TX / RX LEDs
- LED मा एक शक्ति
- एक दुई-लाइन क्यारेक्टर LCD डिस्प्ले
बटन थिच्नुहोस्
- एक CPU रिसेट पुश बटन
- एक MAX V रिसेट पुश बटन
- एउटा कार्यक्रम पुश बटन चयन गर्नुहोस्
- एउटा कार्यक्रम कन्फिगरेसन पुश बटन
- चार सामान्य प्रयोगकर्ता पुश बटनहरू
DIP स्विचहरू
- चार MAX V CPLD प्रणाली नियन्त्रक नियन्त्रण स्विचहरू
- दुई जेTAG चेन नियन्त्रण DIP स्विचहरू
- एउटा फ्यान नियन्त्रण DIP स्विच
- चार सामान्य प्रयोगकर्ता DIP स्विचहरू
बिजुली आपूर्ति
14–20-V (ल्यापटप) DC इनपुट
मेकानिकल
6.5″ x 4.5″ आकारको बोर्ड

विकास बोर्ड ब्लक रेखाचित्र

चित्र १–१ ले चक्रवात VE FPGA विकास बोर्डको ब्लक रेखाचित्र देखाउँछ।

बोर्ड ह्यान्डल गर्दै

बोर्ड ह्यान्डल गर्दा, निम्न स्थिर डिस्चार्ज सावधानी पालन गर्न महत्त्वपूर्ण छ:

सावधानी
उचित विरोधी स्थिर ह्यान्डलिंग बिना, बोर्ड क्षतिग्रस्त हुन सक्छ। त्यसकारण, बोर्ड छुँदा एन्टि-स्टेटिक ह्यान्डलिङ सावधानीहरू प्रयोग गर्नुहोस्।

बोर्ड घटक

यस अध्यायले चक्रवात VE FPGA विकास बोर्डमा प्रमुख घटकहरूको परिचय दिन्छ। चित्र 2-1 ले घटक स्थानहरू चित्रण गर्दछ र तालिका 2-1 ले बोर्डका सबै घटक सुविधाहरूको संक्षिप्त विवरण प्रदान गर्दछ।

स्कीमेटिक्सको पूर्ण सेट, भौतिक लेआउट डेटाबेस, र GERBER fileविकास बोर्डका लागि s चक्रवात V E FPGA विकास किट कागजात निर्देशिकामा रहन्छ।

बोर्डलाई पावर अप गर्ने र प्रदर्शन सफ्टवेयर स्थापना गर्ने बारे जानकारीको लागि, चक्रवात VE FPGA विकास किट प्रयोगकर्ता गाइड हेर्नुहोस्।

यस अध्यायमा निम्न खण्डहरू छन्:

"बोर्ड ओभरview"
पृष्ठ 2-4 मा "विशेष यन्त्र: चक्रवात VE FPGA"
पृष्ठ २–५ मा "MAX V CPLD 5M2210 प्रणाली नियन्त्रक"
पृष्ठ 2-10 मा "FPGA कन्फिगरेसन"
पृष्ठ २-१८ मा "घडीको परिक्रमा"
पृष्ठ 2-20 मा "सामान्य प्रयोगकर्ता इनपुट/आउटपुट"
पृष्ठ २-२४ मा "कम्पोनेन्ट र इन्टरफेसहरू"
पृष्ठ 2-32 मा "मेमोरी"
पृष्ठ 2-41 मा "बिजुली आपूर्ति"

बोर्ड ओभरview

यो खण्ड एक ओभर प्रदान गर्दछview चक्रवात VE FPGA विकास बोर्ड को, एनोटेटेड बोर्ड छवि र घटक विवरण सहित। चित्र २–१ ले ओभर देखाउँछview बोर्ड सुविधाहरू।

तालिका २-१ ले कम्पोनेन्टहरू वर्णन गर्दछ र तिनीहरूको सम्बन्धित बोर्ड सन्दर्भहरू सूचीबद्ध गर्दछ।

तालिका 2-1। बोर्ड अवयवहरू (३ को भाग १)

बोर्ड सन्दर्भ	टाइप गर्नुहोस्	विवरण
चित्रित यन्त्रहरू
U1	FPGA	चक्रवात VE FPGA, 5CEFA7F31I7N, 896-pin FBGA।
U13	CPLD	MAX V CPLD, 5M2210ZF256I5N, 256-पिन FBGA।
कन्फिगरेसन, स्थिति, र सेटअप तत्वहरू
J4	JTAG चेन हेडर	J मा पहुँच प्रदान गर्दछTAG बाह्य USB-ब्लास्टर केबल प्रयोग गर्दा इम्बेडेड USB-Blaster II लाई चेन र असक्षम पार्छ।
SW2	JTAG चेन नियन्त्रण DIP स्विच	सक्रिय J मा यन्त्रहरू हटाउनुहोस् वा समावेश गर्नुहोस्TAG चेन।
J10	USB प्रकार बी कनेक्टर	एम्बेडेड USB-ब्लास्टर II J मार्फत FPGA प्रोग्रामिङ र डिबगिङका लागि USB इन्टरफेसTAG टाइप-बी USB केबल मार्फत।

तालिका 2-1। बोर्ड अवयवहरू (३ को भाग १)

बोर्ड सन्दर्भ	टाइप गर्नुहोस्	विवरण
SW3	बोर्ड सेटिङ्स DIP स्विच	MAX V CPLD 5M2210 प्रणाली नियन्त्रक कार्यहरू जस्तै घडी सक्षम, SMA घडी इनपुट नियन्त्रण, र पावर-अपमा फ्ल्यास मेमोरीबाट लोड गर्ने छविलाई नियन्त्रण गर्दछ।
SW1	MSEL DIP स्विच	बोर्डमा कन्फिगरेसन योजना नियन्त्रण गर्दछ। MSEL पिन 0, 1, 2 र 4 DIP स्विचमा जडान हुन्छ जबकि MSEL पिन 3 जमीनमा जडान हुन्छ।
S2	कार्यक्रम चयन पुश बटन	कार्यक्रम चयन LEDs टगल गर्दछ, जसले फ्ल्यास मेमोरीबाट FPGA मा लोड हुने कार्यक्रम छवि चयन गर्दछ।
S1	कार्यक्रम कन्फिगरेसन पुश बटन	फ्ल्यास मेमोरीबाट FGPA मा छवि लोड गर्नुहोस् कार्यक्रमको सेटिङहरूमा आधारित LEDs चयन गर्नुहोस्।
D19	कन्फिगरेसन सम्पन्न एलईडी	FPGA कन्फिगर हुँदा उज्यालो हुन्छ।
D18	एलईडी लोड गर्नुहोस्	MAX V CPLD 5M2210 प्रणाली नियन्त्रकले सक्रिय रूपमा FPGA कन्फिगर गरिरहेको बेला उज्यालो हुन्छ।
D17	LED त्रुटि	फ्ल्यास मेमोरीबाट FPGA कन्फिगरेसन असफल हुँदा उज्यालो हुन्छ।
D35	पावर एलईडी	5.0-V पावर उपस्थित हुँदा उज्यालो हुन्छ।
D25 ~ D27	कार्यक्रम चयन LEDs	तपाईंले कार्यक्रम चयन पुश बटन थिच्दा FPGA मा कुन फ्ल्यास मेमोरी छवि लोड हुन्छ भनेर निर्धारण गर्ने LED अनुक्रम देखाउनको लागि उज्यालो हुन्छ। LED सेटिङहरूको लागि तालिका 2-6 हेर्नुहोस्।
D1 ~ D10	ईथरनेट एलईडी	जडान गति देखाउन साथै गतिविधि प्रसारण वा प्राप्त गर्नको लागि उज्यालो।
D20, D21	HSMC पोर्ट LEDs	तपाईंले प्रसारण वा प्राप्त गतिविधि संकेत गर्न यी LEDs कन्फिगर गर्न सक्नुहुन्छ।
D22	HSMC पोर्ट वर्तमान एलईडी	छोरी कार्ड HSMC पोर्टमा प्लग गर्दा उज्यालो हुन्छ।
D15, D16	USB-UART LEDs	USB-UART ट्रान्समिटर र रिसीभर प्रयोगमा हुँदा उज्यालो हुन्छ।
D23, D24	क्रमिक UART LEDs	UART ट्रान्समिटर र रिसीभर प्रयोगमा हुँदा उज्यालो हुन्छ।
घडी परिक्रमा
X1	प्रोग्रामेबल ओसिलेटर	125 मेगाहर्ट्ज को पूर्वनिर्धारित आवृत्ति संग प्रोग्रामेबल ओसिलेटर। फ्रिक्वेन्सी MAX V CPLD 5M2210 प्रणाली नियन्त्रकमा चलिरहेको घडी नियन्त्रण GUI प्रयोग गरेर प्रोग्रामयोग्य छ।
U4	50-MHz थरथरानवाला	सामान्य उद्देश्य तर्कको लागि 50.000-MHz क्रिस्टल ओसिलेटर।
X3	100-MHz थरथरानवाला	MAX V CPLD 100.000M5 प्रणाली नियन्त्रकको लागि 2210-MHz क्रिस्टल ओसिलेटर।
J2, J3	घडी इनपुट SMA कनेक्टरहरू	घडी मल्टिप्लेक्सर बफरमा LVDS-कम्प्याटिबल घडी इनपुटहरू ड्राइभ गर्नुहोस्।
J4	घडी आउटपुट SMA कनेक्टर	FPGA बाट 2.5-V CMOS घडी आउटपुट ड्राइभ गर्नुहोस्।
सामान्य प्रयोगकर्ता इनपुट/आउटपुट
D28 ~ D31	प्रयोगकर्ता LEDs	चार प्रयोगकर्ता एलईडी। कम चलाउँदा उज्यालो हुन्छ।
SW3	प्रयोगकर्ता DIP स्विच	क्वाड प्रयोगकर्ता DIP स्विचहरू। जब स्विच अन हुन्छ, तर्क ० चयन गरिन्छ।
S4	CPU रिसेट पुश बटन	FPGA तर्क रिसेट गर्नुहोस्।
S3	MAX V रिसेट पुश बटन	MAX V CPLD 5M2210 प्रणाली नियन्त्रक रिसेट गर्नुहोस्।
S5 ~ S8	सामान्य प्रयोगकर्ता पुश बटनहरू	चार प्रयोगकर्ता पुश बटनहरू। थिच्दा कम चलाउनुहोस्।
मेमोरी यन्त्रहरू
U7, U8	DDR3 x32 मेमोरी	दुई 256-MB DDR3 SDRAM 16-बिट डाटा बसको साथ।
U9	LPDDR2 x 16 मेमोरी	512-MB LPDDR 2 SDRAM 32-बिट बसको साथ, यो बोर्डमा 16-बिट बस मात्र प्रयोग गरिन्छ।

तालिका 2-1। बोर्ड अवयवहरू (३ को भाग १)

बोर्ड सन्दर्भ	टाइप गर्नुहोस्	विवरण
U10	फ्ल्यास x16 मेमोरी	गैर-अस्थिर मेमोरीको लागि 512-बिट डाटा बसको साथ 16-Mb सिंक्रोनस फ्ल्यास उपकरणहरू।
U11	SSRAM x16 मेमोरी	18-बिट डाटा बस र 12-बिट समानताको साथ 4-Mb मानक सिंक्रोनस RAM।
U12	EEPROM	64-Mb I2C सीरियल EEPROM।
सञ्चार पोर्टहरू
J1	HSMC पोर्ट	प्रति HSMC विनिर्देशन 84 CMOS वा 17 LVDS च्यानलहरू प्रदान गर्दछ।
J11	Gigabit ईथरनेट पोर्ट	RJ-45 कनेक्टर जसले Marvell 10E100 PHY मार्फत 1000/88/1111 इथरनेट जडान र RGMII मोडमा FPGA-आधारित Altera ट्रिपल स्पीड इथरनेट मेगाकोर प्रकार्य प्रदान गर्दछ।
J12	क्रमिक UART पोर्ट	RS-9 सिरियल UART च्यानल लागू गर्न RS-232 ट्रान्सीभरको साथ DSUB 232-पिन कनेक्टर।
J13	USB-UART पोर्ट	सीरियल UART इन्टरफेस को लागी USB-to-UART पुल संग USB कनेक्टर।
J15, J16	डिबग हेडरहरू	डिबग उद्देश्यका लागि दुई 2 × 8 हेडरहरू।
भिडियो र प्रदर्शन पोर्टहरू
J14	क्यारेक्टर LCD	प्रदान गरिएको 16 क्यारेक्टर × 2 लाइन LCD मोड्युलमा दुई स्ट्यान्डअफहरूसँग इन्टरफेस गर्ने कनेक्टर।
शक्ति आपूर्ति
J17	डीसी इनपुट ज्याक	14-20-V DC पावर सप्लाई स्वीकार गर्दछ।
SW5	पावर स्विच	DC इनपुट ज्याकबाट पावर आपूर्ति हुँदा बोर्डमा पावर अन वा अफ गर्नुहोस्।

विशेष यन्त्र: चक्रवात V E FPGA

चक्रवात V E FPGA विकास बोर्डले 5-pin FBGA प्याकेजमा साइक्लोन V E FPGA 7CEFA31F7I1N यन्त्र (U896) सुविधा दिन्छ।

Cyclone V यन्त्र परिवारको बारेमा थप जानकारीको लागि, Cyclone V यन्त्र ह्यान्डबुक हेर्नुहोस्।
तालिका २–२ ले चक्रवात VE FPGA 2CEFA2F5I7N यन्त्रका विशेषताहरू वर्णन गर्दछ।

तालिका 2-2। चक्रवात VE FPGA सुविधाहरू

ALMs	बराबर लेस	M10K RAM ब्लकहरू	कुल RAM (Kbits)	18-बिट × 18-बिट गुणकहरू	PLLs	प्याकेज टाइप गर्नुहोस्
56,480	149,500	6,860	836	312	7	896-पिन FBGA

I/O संसाधनहरू
चक्रवात VE FPGA 5CEFA7F31I7N यन्त्रमा कुल 480 प्रयोगकर्ता I/Os छन्। तालिका 2–3 ले चक्रवात VE FPGA I/O पिन गणना र बोर्डमा कार्यद्वारा प्रयोगलाई सूचीबद्ध गर्दछ।

तालिका 2-3। चक्रवात VE FPGA I/O पिन गणना

कार्य	I/O मानक	I/O गणना गर्नुहोस्	विशेष पिनहरू
DDR3	1.5-V SSTL	71	एक भिन्नता x4 DQS पिन
LPDDR2	1.2-V HSUL	37	एक भिन्नता x2 DQS पिन
फ्ल्यास, SSRAM, EEPROM, र MAX V FSM बस	2.5-V CMOS, 3.3-V LVCMOS	69	-
HSMC पोर्ट	2.5-V CMOS + LVDS	79	17 LVDS, I2C
Gigabit ईथरनेट पोर्ट	2.5-V CMOS	42	-
एम्बेडेड USB-ब्लास्टर II	2.5-V CMOS	20	-
डिबग हेडर	1.5-V, 2.5-V	20	-
UART	3.3-V LVTTL	4	-
USB-UART	2.5-V CMOS	12	-
बटन थिच्नुहोस्	2.5-V CMOS	5	एउटा DEV_CLRn पिन
DIP स्विचहरू	2.5-V CMOS	4	-
क्यारेक्टर LCD	2.5-V CMOS	11	-
LEDs	2.5-V CMOS	9	-
घडी वा ओसिलेटरहरू	2.5-V CMOS + LVDS	12	एक घडी आउट पिन
कुल I/O प्रयोग गरिएको:		395

MAX V CPLD 5M2210 प्रणाली नियन्त्रक
बोर्डले 5M2210 प्रणाली नियन्त्रक, एक Altera MAX V CPLD, निम्न उद्देश्यका लागि प्रयोग गर्दछ:

फ्लैशबाट FPGA कन्फिगरेसन
शक्ति मापन
रिमोट प्रणाली अपडेटको लागि नियन्त्रण र स्थिति दर्ताहरू

चित्र २–२ ले MAX V CPLD 2M2 प्रणाली नियन्त्रकको कार्यक्षमता र बाह्य सर्किट जडानहरूलाई ब्लक रेखाचित्रको रूपमा चित्रण गर्दछ।\

चित्र २–२। MAX V CPLD 2M2 प्रणाली नियन्त्रक ब्लक रेखाचित्र

तालिका 2-4 ले MAX V CPLD 5M2210 प्रणाली नियन्त्रकमा उपस्थित I/O संकेतहरू सूचीबद्ध गर्दछ। संकेत नाम र प्रकार्यहरू MAX V यन्त्रसँग सम्बन्धित छन्।

तपाइँ एक पूर्व डाउनलोड गर्न सक्नुहुन्छampपिन स्थानहरू र असाइनमेन्टहरू सहितको ले डिजाइन अल्टेरा डिजाइन स्टोरबाट निम्न तालिका अनुसार पूरा गरियो। साइक्लोन V E FPGA विकास किटमा, डिजाइन एक्स अन्तर्गतamples, Cyclone V E FPGA विकास किट बेसलाइन पिनआउटमा क्लिक गर्नुहोस्।

तालिका 2-4। MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण पिन-आउट (५ को भाग १)

बोर्ड सन्दर्भ (U13)	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
N4	5M2210_JTAG_TMS	--V	MAX VJTAG TMS
E9	CLK50_EN	--V	50 मेगाहर्ट्ज ओसिलेटर सक्षम
H12	CLK_CONFIG	--V	100 MHz कन्फिगरेसन घडी इनपुट
A15	CLK_ENABLE	--V	घडी ओसिलेटर सक्षमको लागि DIP स्विच
A13	CLK_SEL	--V	घडी चयनका लागि DIP स्विच—SMA वा ओसिलेटर
J12	CLKIN_50_MAXV	--V	50 मेगाहर्ट्ज घडी इनपुट
D9	CLOCK_SCL	--V	प्रोग्रामेबल ओसिलेटर I2C घडी
C9	CLOCK_SDA	--V	प्रोग्रामेबल ओसिलेटर I2C डाटा
D10	CPU_RESETN	--V	FPGA रिसेट पुश बटन
P12	EXTRA_SIG0	--V	एम्बेडेड USB-ब्लास्टर II इन्टरफेस। भविष्यको प्रयोगको लागि आरक्षित
T13	EXTRA_SIG1	--V	एम्बेडेड USB-ब्लास्टर II इन्टरफेस। भविष्यको प्रयोगको लागि आरक्षित
T15	EXTRA_SIG2	--V	एम्बेडेड USB-ब्लास्टर II इन्टरफेस। भविष्यको प्रयोगको लागि आरक्षित
A2	FACTORY_LOAD	--V	DIP लोड कारखाना वा प्रयोगकर्ता डिजाइन पावर-अप मा स्विच

तालिका 2-4। MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण पिन-आउट (५ को भाग १)

बोर्ड सन्दर्भ (U13)	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
R14	FACTORY_REQUEST	--V	इम्बेडेड USB-Blaster II FACTORY आदेश पठाउन अनुरोध
N12	FACTORY_STATUS	--V	एम्बेडेड USB-ब्लास्टर II कारखाना आदेश स्थिति
C8	FAN_FORCE_ON	--V	फ्यान अन वा अफ गर्न DIP स्विच
N7	FLASH_ADVN	--V	FSM बस फ्लैश मेमोरी ठेगाना मान्य
R5	FLASH_CEN	--V	FSM बस फ्लैश मेमोरी चिप सक्षम
R6	FLASH_CLK	--V	FSM बस फ्लैश मेमोरी घडी
M6	FLASH_OEN	--V	FSM बस फ्लैश मेमोरी आउटपुट सक्षम
T5	FLASH_RDYBSYN	--V	FSM बस फ्लैश मेमोरी तयार छ
P7	FLASH_RESETN	--V	FSM बस फ्लैश मेमोरी रिसेट
N6	FLASH_WEN	--V	FSM बस फ्लैश मेमोरी लेखन सक्षम
K1	FPGA_CONF_DONE	--V	FPGA कन्फिगरेसन LED सम्पन्न भयो
D3	FPGA_CONFIG_D0	--V	FPGA कन्फिगरेसन डाटा
C2	FPGA_CONFIG_D1	--V	FPGA कन्फिगरेसन डाटा
C3	FPGA_CONFIG_D2	--V	FPGA कन्फिगरेसन डाटा
E3	FPGA_CONFIG_D3	--V	FPGA कन्फिगरेसन डाटा
D2	FPGA_CONFIG_D4	--V	FPGA कन्फिगरेसन डाटा
E4	FPGA_CONFIG_D5	--V	FPGA कन्फिगरेसन डाटा
D1	FPGA_CONFIG_D6	--V	FPGA कन्फिगरेसन डाटा
E5	FPGA_CONFIG_D7	--V	FPGA कन्फिगरेसन डाटा
F3	FPGA_CONFIG_D8	--V	FPGA कन्फिगरेसन डाटा
E1	FPGA_CONFIG_D9	--V	FPGA कन्फिगरेसन डाटा
F4	FPGA_CONFIG_D10	--V	FPGA कन्फिगरेसन डाटा
F2	FPGA_CONFIG_D11	--V	FPGA कन्फिगरेसन डाटा
F1	FPGA_CONFIG_D12	--V	FPGA कन्फिगरेसन डाटा
F6	FPGA_CONFIG_D13	--V	FPGA कन्फिगरेसन डाटा
G2	FPGA_CONFIG_D14	--V	FPGA कन्फिगरेसन डाटा
G3	FPGA_CONFIG_D15	--V	FPGA कन्फिगरेसन डाटा
K4	FPGA_MAX_DCLK	--V	FPGA कन्फिगरेसन घडी
J3	FPGA_DCLK	--V	FPGA कन्फिगरेसन घडी
N1	FPGA_NCONFIG	--V	FPGA कन्फिगरेसन सक्रिय
J4	FPGA_NSTATUS	--V	FPGA कन्फिगरेसन तयार छ
H1	FPGA_PR_DONE	--V	FPGA आंशिक पुन: कन्फिगरेसन सम्पन्न भयो
P2	FPGA_PR_ERROR	--V	FPGA आंशिक पुन: कन्फिगरेसन त्रुटि
E2	FPGA_PR_READY	--V	FPGA आंशिक पुन: कन्फिगरेसन तयार छ
F5	FPGA_PR_REQUEST	--V	FPGA आंशिक पुन: कन्फिगरेसन अनुरोध
L5	FPGA_MAX_NCS	--V	FPGA कन्फिगरेसन चिप चयन गर्नुहोस्
E14	FSM_A1	--V	FSM ठेगाना बस
C14	FSM_A2	--V	FSM ठेगाना बस

तालिका 2-4। MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण पिन-आउट (५ को भाग १)

बोर्ड सन्दर्भ (U13)	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
C15	FSM_A3	--V	FSM ठेगाना बस
E13	FSM_A4	--V	FSM ठेगाना बस
E12	FSM_A5	--V	FSM ठेगाना बस
D15	FSM_A6	--V	FSM ठेगाना बस
F14	FSM_A7	--V	FSM ठेगाना बस
D16	FSM_A8	--V	FSM ठेगाना बस
F13	FSM_A9	--V	FSM ठेगाना बस
E15	FSM_A10	--V	FSM ठेगाना बस
E16	FSM_A11	--V	FSM ठेगाना बस
F15	FSM_A12	--V	FSM ठेगाना बस
G14	FSM_A13	--V	FSM ठेगाना बस
F16	FSM_A14	--V	FSM ठेगाना बस
G13	FSM_A15	--V	FSM ठेगाना बस
G15	FSM_A16	--V	FSM ठेगाना बस
G12	FSM_A17	--V	FSM ठेगाना बस
G16	FSM_A18	--V	FSM ठेगाना बस
H14	FSM_A19	--V	FSM ठेगाना बस
H20	FSM_A20	--V	FSM ठेगाना बस
H13	FSM_A21	--V	FSM ठेगाना बस
H16	FSM_A22	--V	FSM ठेगाना बस
J13	FSM_A23	--V	FSM ठेगाना बस
J16	FSM_A24	--V	FSM ठेगाना बस
T2	FSM_A25	--V	FSM ठेगाना बस
P5	FSM_A26	--V	FSM ठेगाना बस
J14	FSM_D0	--V	FSM डाटा बस
J15	FSM_D1	--V	FSM डाटा बस
K16	FSM_D2	--V	FSM डाटा बस
K13	FSM_D3	--V	FSM डाटा बस
K15	FSM_D4	--V	FSM डाटा बस
K14	FSM_D5	--V	FSM डाटा बस
L16	FSM_D6	--V	FSM डाटा बस
L11	FSM_D7	--V	FSM डाटा बस
L15	FSM_D8	--V	FSM डाटा बस
L12	FSM_D9	--V	FSM डाटा बस
M16	FSM_D10	--V	FSM डाटा बस
L13	FSM_D11	--V	FSM डाटा बस
M15	FSM_D12	--V	FSM डाटा बस
L14	FSM_D13	--V	FSM डाटा बस
N16	FSM_D14	--V	FSM डाटा बस

तालिका 2-4। MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण पिन-आउट (५ को भाग १)

बोर्ड सन्दर्भ (U13)	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
M13	FSM_D15	--V	FSM डाटा बस
B8	HSMA_PRSNTN	--V	HSMC पोर्ट उपस्थित
L6	JTAG_5M2210_TDI	--V	MAX V CPLD JTAG चेन डाटा मा
M5	JTAG_5M2210_TDO	--V	MAX V CPLD JTAG चेन डाटा बाहिर
P3	JTAG_TCK	--V	JTAG चेन घडी
P11	M570_CLOCK	--V	FACTORY आदेश पठाउनको लागि इम्बेडेड USB-Blaster II मा 25-MHz घडी
M1	M570_JTAG_EN	--V	इम्बेडेड USB-ब्लास्टर II असक्षम गर्न कम संकेत
P10	MAX5_BEN0	--V	FSM बस MAX V बाइट सक्षम ०
R11	MAX5_BEN1	--V	FSM बस MAX V बाइट सक्षम ०
T12	MAX5_BEN2	--V	FSM बस MAX V बाइट सक्षम ०
N11	MAX5_BEN3	--V	FSM बस MAX V बाइट सक्षम ०
T11	MAX5_CLK	--V	FSM बस MAX V घडी
R10	MAX5_CSN	--V	FSM बस MAX V चिप चयन गर्नुहोस्
M10	MAX5_OEN	--V	FSM बस MAX V आउटपुट सक्षम
N10	MAX5_WEN	--V	FSM बस MAX V लेखन सक्षम
E11	MAX_CONF_DONEN	--V	इम्बेडेड USB-ब्लास्टर II कन्फिगरेसन LED सम्पन्न भयो
A4	MAX_ERROR	--V	FPGA कन्फिगरेसन त्रुटि एलईडी
A6	MAX_LOAD	--V	FPGA कन्फिगरेसन सक्रिय एलईडी
M9	MAX_RESETN	--V	MAX V रिसेट पुश बटन
B7	ओभरटेम्प	--V	तापमान मनिटर प्रशंसक सक्षम
D12	PGM_CONFIG	--V	PGM LEDs द्वारा पहिचान गरिएको फ्ल्यास मेमोरी छवि लोड गर्नुहोस्
B14	PGM_LED0	--V	फ्ल्यास मेमोरी PGM चयन सूचक 0
C13	PGM_LED1	--V	फ्ल्यास मेमोरी PGM चयन सूचक 1
B16	PGM_LED2	--V	फ्ल्यास मेमोरी PGM चयन सूचक 2
B13	PGM_SEL	--V	PGM_LED[2:0] LED अनुक्रम टगल गर्दछ
H4	PSAS_CSn	--V	AS कन्फिगरेसन चिप चयन गर्नुहोस्
G1	PSAS_DCLK	--V	AS कन्फिगरेसन घडी
G4	PSAS_CONF_DONE	--V	AS कन्फिगरेसन सकियो
H2	PSAS_CONFIGn	--V	AS कन्फिगरेसन सक्रिय
G5	PSAS_DATA1	--V	AS कन्फिगरेसन डाटा
H3	PSAS_DATA0_ASD0	--V	AS कन्फिगरेसन डाटा
J1	PSAS_CEn	--V	AS कन्फिगरेसन चिप सक्षम
R12	SECURITY_MODE	--V	इम्बेडेड USB-Blaster II को लागि DIP स्विच पावर अपमा FACTORY आदेश पठाउन
E7	SENSE_CS0N	--V	पावर मोनिटर चिप चयन गर्नुहोस्
A5	SENSE_SCK	--V	पावर मनिटर SPI घडी
D7	SENSE_SDI	--V	पावर मोनिटर SPI डाटा मा
B6	SENSE_SDO	--V	पावर मोनिटर SPI डाटा बाहिर

तालिका 2-4। MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण पिन-आउट (५ को भाग १)

बोर्ड सन्दर्भ (U13)	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
M13	FSM_D15	--V	FSM डाटा बस
B8	HSMA_PRSNTN	--V	HSMC पोर्ट उपस्थित
L6	JTAG_5M2210_TDI	--V	MAX V CPLD JTAG चेन डाटा मा
M5	JTAG_5M2210_TDO	--V	MAX V CPLD JTAG चेन डाटा बाहिर
P3	JTAG_TCK	--V	JTAG चेन घडी
P11	M570_CLOCK	--V	FACTORY आदेश पठाउनको लागि इम्बेडेड USB-Blaster II मा 25-MHz घडी
M1	M570_JTAG_EN	--V	इम्बेडेड USB-ब्लास्टर II असक्षम गर्न कम संकेत
P10	MAX5_BEN0	--V	FSM बस MAX V बाइट सक्षम ०
R11	MAX5_BEN1	--V	FSM बस MAX V बाइट सक्षम ०
T12	MAX5_BEN2	--V	FSM बस MAX V बाइट सक्षम ०
N11	MAX5_BEN3	--V	FSM बस MAX V बाइट सक्षम ०
T11	MAX5_CLK	--V	FSM बस MAX V घडी
R10	MAX5_CSN	--V	FSM बस MAX V चिप चयन गर्नुहोस्
M10	MAX5_OEN	--V	FSM बस MAX V आउटपुट सक्षम
N10	MAX5_WEN	--V	FSM बस MAX V लेखन सक्षम
E11	MAX_CONF_DONEN	--V	इम्बेडेड USB-ब्लास्टर II कन्फिगरेसन LED सम्पन्न भयो
A4	MAX_ERROR	--V	FPGA कन्फिगरेसन त्रुटि एलईडी
A6	MAX_LOAD	--V	FPGA कन्फिगरेसन सक्रिय एलईडी
M9	MAX_RESETN	--V	MAX V रिसेट पुश बटन
B7	ओभरटेम्प	--V	तापमान मनिटर प्रशंसक सक्षम
D12	PGM_CONFIG	--V	PGM LEDs द्वारा पहिचान गरिएको फ्ल्यास मेमोरी छवि लोड गर्नुहोस्
B14	PGM_LED0	--V	फ्ल्यास मेमोरी PGM चयन सूचक 0
C13	PGM_LED1	--V	फ्ल्यास मेमोरी PGM चयन सूचक 1
B16	PGM_LED2	--V	फ्ल्यास मेमोरी PGM चयन सूचक 2
B13	PGM_SEL	--V	PGM_LED[2:0] LED अनुक्रम टगल गर्दछ
H4	PSAS_CSn	--V	AS कन्फिगरेसन चिप चयन गर्नुहोस्
G1	PSAS_DCLK	--V	AS कन्फिगरेसन घडी
G4	PSAS_CONF_DONE	--V	AS कन्फिगरेसन सकियो
H2	PSAS_CONFIGn	--V	AS कन्फिगरेसन सक्रिय
G5	PSAS_DATA1	--V	AS कन्फिगरेसन डाटा
H3	PSAS_DATA0_ASD0	--V	AS कन्फिगरेसन डाटा
J1	PSAS_CEn	--V	AS कन्फिगरेसन चिप सक्षम
R12	SECURITY_MODE	--V	इम्बेडेड USB-Blaster II को लागि DIP स्विच पावर अपमा FACTORY आदेश पठाउन
E7	SENSE_CS0N	--V	पावर मोनिटर चिप चयन गर्नुहोस्
A5	SENSE_SCK	--V	पावर मनिटर SPI घडी
D7	SENSE_SDI	--V	पावर मोनिटर SPI डाटा मा
B6	SENSE_SDO	--V	पावर मोनिटर SPI डाटा बाहिर

FPGA कन्फिगरेसन

यस खण्डले चक्रवात V E FPGA विकास बोर्ड द्वारा समर्थित FPGA, फ्ल्यास मेमोरी, र MAX V CPLD 5M2210 प्रणाली नियन्त्रक उपकरण प्रोग्रामिङ विधिहरू वर्णन गर्दछ।

चक्रवात V E FPGA विकास बोर्डले निम्न कन्फिगरेसन विधिहरूलाई समर्थन गर्दछ:

इम्बेडेड USB-ब्लास्टर II J मा क्वार्टस II प्रोग्रामर प्रयोग गरेर FPGA कन्फिगर गर्नको लागि पूर्वनिर्धारित विधि हो।TAG आपूर्ति गरिएको USB केबलको साथ मोड।
फ्ल्यास मेमोरीबाट भण्डारण गरिएका छविहरू प्रयोग गरेर FPGA कन्फिगर गर्नको लागि फ्ल्यास मेमोरी डाउनलोड गर्नुहोस् कि त पावर-अपमा वा प्रोग्राम कन्फिगरेसन पुश बटन (S1) थिचेर।

बाह्य USB-ब्लास्टर FPGA कन्फिगर गर्नको लागि बाह्य USB-ब्लास्टर प्रयोग गरी J मा जडान हुन्छ।TAG चेन हेडर (J4)।
AS x1 वा AS x4 कन्फिगरेसन योजनाहरूलाई समर्थन गर्ने क्रमिक वा क्वाड-सिरियल FPGA कन्फिगरेसनको लागि EPCQ उपकरण।

एम्बेडेड USB-ब्लास्टर II मा FPGA प्रोग्रामिंग
यो कन्फिगरेसन विधिले USB केबल प्रयोग गरेर FPGA कन्फिगरेसनलाई अनुमति दिन USB टाइप-B कनेक्टर (J10), USB 2.0 PHY उपकरण (U18), र Altera MAX II CPLD EPM570GF100I5N (U16) लागू गर्दछ। यो USB केबलले बोर्डमा रहेको USB टाइप-बी कनेक्टर र क्वार्टस II सफ्टवेयर चलाउने पीसीको USB पोर्टको बीचमा सिधै जडान गर्छ।
MAX II CPLD EPM570GF100I5N मा इम्बेडेड USB-ब्लास्टर II ले सामान्यतया J मा मास्टर गर्दछ।TAG चेन।

चित्र 2-3 ले J लाई चित्रण गर्दछTAG चेन।

द जेTAG चेन कन्ट्रोल DIP स्विच (SW2) ले चित्र 2-3 मा देखाइएको जम्परहरूलाई नियन्त्रण गर्दछ।
चेनमा यन्त्र वा इन्टरफेस जडान गर्न, तिनीहरूको सम्बन्धित स्विच अफ स्थितिमा हुनुपर्छ। चेनमा FPGA मात्र हुनका लागि सबै स्विचहरूलाई ON स्थितिमा स्लाइड गर्नुहोस्।

MAX V CPLD 5M2210 प्रणाली नियन्त्रक J मा हुनुपर्छTAG केही GUI इन्टरफेसहरू प्रयोग गर्न चेन।

तालिका 2-5 ले USB 2.0 PHY योजनाबद्ध संकेत नामहरू र तिनीहरूसँग सम्बन्धित चक्रवात VE FPGA पिन नम्बरहरू सूचीबद्ध गर्दछ।

तालिका 2-5। USB 2.0 PHY योजनाबद्ध संकेत नाम र कार्यहरू (1 को भाग 2)

बोर्ड सन्दर्भ (U18)	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक	विवरण
C1	24M_XTALIN	-	--V	क्रिस्टल थरथरानवाला इनपुट
C2	24M_XTALOUT	-	--V	क्रिस्टल थरथरानवाला आउटपुट
E1	FX2_D_N	-	--V	USB 2.0 PHY डाटा
E2	FX2_D_P	-	--V	USB 2.0 PHY डाटा
H7	FX2_FLAGA	-	--V	दास FIFO आउटपुट स्थिति

तालिका 2-5। USB 2.0 PHY योजनाबद्ध संकेत नाम र कार्यहरू (2 को भाग 2)

बोर्ड सन्दर्भ (U18)	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक	विवरण
G7	FX2_FLAGB	-	--V	दास FIFO आउटपुट स्थिति
H8	FX2_FLAGC	-	--V	दास FIFO आउटपुट स्थिति
G6	FX2_PA1	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
F8	FX2_PA2	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
F7	FX2_PA3	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
F6	FX2_PA4	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
C8	FX2_PA5	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
C7	FX2_PA6	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
C6	FX2_PA7	-	--V	USB 2.0 PHY पोर्ट ए इन्टरफेस
H3	FX2_PB0	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
F4	FX2_PB1	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
H4	FX2_PB2	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
G4	FX2_PB3	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
H5	FX2_PB4	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
G5	FX2_PB5	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
F5	FX2_PB6	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
H6	FX2_PB7	-	--V	USB 2.0 PHY पोर्ट B इन्टरफेस
A8	FX2_PD0	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
A7	FX2_PD1	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
B6	FX2_PD2	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
A6	FX2_PD3	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
B3	FX2_PD4	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
A3	FX2_PD5	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
C3	FX2_PD6	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
A2	FX2_PD7	-	--V	USB 2.0 PHY पोर्ट D इन्टरफेस
B8	FX2_RESETN	V21	--V	इम्बेडेड USB-ब्लास्टर हार्ड रिसेट
F3	FX2_SCL	-	--V	USB 2.0 PHY क्रमिक घडी
G3	FX2_SDA	-	--V	USB 2.0 PHY क्रमिक डेटा
A1	FX2_SLRDN	-	--V	दास फिफोको लागि स्ट्रोब पढ्नुहोस्
B1	FX2_SLWRN	-	--V	दास फिफोको लागि स्ट्रोब लेख्नुहोस्
B7	FX2_WAKEUP	-	--V	USB 2.0 PHY वेक सिग्नल
G2	USB_CLK	AA23	--V	USB 2.0 PHY 48-MHz इन्टरफेस घडी

फ्ल्यास मेमोरीबाट FPGA प्रोग्रामिङ

फ्ल्यास मेमोरी प्रोग्रामिङ विभिन्न विधिहरू मार्फत सम्भव छ। पूर्वनिर्धारित विधि भनेको कारखाना डिजाइन-बोर्ड अपडेट पोर्टल प्रयोग गर्नु हो। यो डिजाइन एम्बेडेड छ webसर्भर, जसले बोर्ड अपडेट पोर्टल सेवा गर्दछ web पृष्ठ। द web पृष्ठले तपाईंलाई हार्डवेयर, सफ्टवेयर, वा उद्योग-मानक S-Record मा दुवै सहित नयाँ FPGA डिजाइनहरू चयन गर्न अनुमति दिन्छ। File (फ्लैश) र नेटवर्कमा फ्ल्यास मेमोरीको प्रयोगकर्ता हार्डवेयर पृष्ठ (पृष्ठ १) मा डिजाइन लेख्नुहोस्।

माध्यमिक विधि भनेको विकास किटमा समावेश गरिएको पूर्व-निर्मित समानान्तर फ्ल्यास लोडर (PFL) डिजाइन प्रयोग गर्नु हो। विकास बोर्डले फ्लैश मेमोरी प्रोग्रामिङको लागि Altera PFL मेगाफंक्शन लागू गर्दछ। PFL megafunction तर्क को एक ब्लक हो जुन Altera प्रोग्रामेबल तर्क उपकरण (FPGA वा CPLD) मा प्रोग्राम गरिएको छ। PFL ले उपयुक्त फ्ल्यास मेमोरी उपकरणमा लेख्नको लागि उपयोगिताको रूपमा कार्य गर्दछ। यो पूर्व-निर्मित डिजाइनले PFL मेगाफंक्शन समावेश गर्दछ जसले तपाईंलाई Quartus II सफ्टवेयर प्रयोग गरेर USB इन्टरफेसमा पृष्ठ 0, पृष्ठ 1, वा फ्ल्याश मेमोरीको अन्य क्षेत्रहरू लेख्न अनुमति दिन्छ। यो विधि विकास बोर्डलाई यसको कारखाना पूर्वनिर्धारित सेटिङहरूमा पुनर्स्थापना गर्न प्रयोग गरिन्छ।

फ्ल्यास मेमोरी प्रोग्राम गर्न अन्य विधिहरू पनि प्रयोग गर्न सकिन्छ, Nios® II प्रोसेसर सहित।

Nios II प्रोसेसरको बारेमा थप जानकारीको लागि, Altera को Nios II प्रोसेसर पृष्ठ हेर्नुहोस् webसाइट।
पावर-अपमा वा प्रोग्राम कन्फिगरेसन पुश बटन थिचेर, PGM_CONFIG (S1), MAX V CPLD 5M2210 प्रणाली नियन्त्रकको PFL ले FPGA लाई फ्ल्याश मेमोरीबाट कन्फिगर गर्दछ। PFL मेगाफंक्शनले फ्ल्यास मेमोरीबाट 16-बिट डाटा पढ्छ र यसलाई द्रुत निष्क्रिय समानान्तर (FPP) ढाँचामा रूपान्तरण गर्दछ। यो 16-बिट डाटा त्यसपछि कन्फिगरेसनको समयमा FPGA मा समर्पित कन्फिगरेसन पिनहरूमा लेखिएको छ।
PGM_CONFIG पुश बटन (S1) थिच्दा FPGA लाई हार्डवेयर पृष्ठको साथ लोड हुन्छ जसको आधारमा PGM_LED [2:0] (D25, D26, D27) उज्यालो हुन्छ। तालिका २–६ ले तपाईंले PGM_CONFIG पुस बटन थिच्दा लोड हुने डिजाइनलाई सूचीबद्ध गर्दछ।

तालिका 2-6। PGM_LED सेटिङहरू (१)

PGM_LED0 (D25)	PGM_LED1 (D26)	PGM_LED2 (D27)	डिजाइन
ON	बन्द	बन्द	कारखाना हार्डवेयर
बन्द	ON	बन्द	प्रयोगकर्ता हार्डवेयर 1
बन्द	बन्द	ON	प्रयोगकर्ता हार्डवेयर 2

चित्र २–४ ले PFL कन्फिगरेसन देखाउँछ।

निम्न विषयहरूमा थप जानकारीको लागि, सम्बन्धित कागजातहरू हेर्नुहोस्:

बोर्ड अपडेट पोर्टल, PFL डिजाइन, र फ्ल्यास मेमोरी नक्सा भण्डारण, चक्रवात V E FPGA विकास किट प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।
PFL मेगाफंक्शन, समानान्तर फ्ल्यास लोडर मेगाफंक्शन प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।

बाह्य USB-ब्लास्टर मा FPGA प्रोग्रामिंग
द जेTAG चेन हेडरले PC मा चलिरहेको Quartus II प्रोग्रामरको साथ बाह्य USB-Blaster यन्त्र प्रयोग गरेर FPGA कन्फिगर गर्ने अर्को विधि प्रदान गर्दछ। बीचको विवाद रोक्न जेTAG मास्टरहरू, एम्बेडेड USB-ब्लास्टर स्वचालित रूपमा असक्षम हुन्छ जब तपाईंले J मा बाह्य USB-ब्लास्टर जडान गर्नुहुन्छ।TAG जे मार्फत चेनTAG चेन हेडर।

EPCQ प्रयोग गरेर FPGA प्रोग्रामिङ
गैर-अस्थिर मेमोरी भएको कम लागतको ECPQ यन्त्रमा साधारण छ-पिन इन्टरफेस र सानो फारम कारक हुन्छ। ECPQ ले AS x1 र x4 मोडहरूलाई समर्थन गर्दछ। पूर्वनिर्धारित रूपमा, यो बोर्डमा FPP कन्फिगरेसन योजना सेटिङ छ। कन्फिगरेसन योजना AS मोडमा सेट गर्न, प्रतिरोधक पुन: कार्य गर्न आवश्यक छ। कन्फिगरेसन योजना परिवर्तन गर्न MSEL DIP स्विच (SW1) प्रयोग गरेर MSEL सेटिङ कन्फिगर गर्नुहोस्।

चित्र २–५ ले EPCQ र चक्रवात VE FPGA बीचको सम्बन्ध देखाउँछ।

चित्र २-५। EPCQ कन्फिगरेसन

स्थिति तत्वहरू
विकास बोर्डले स्थिति एलईडीहरू समावेश गर्दछ। यो खण्डले स्थिति तत्वहरू वर्णन गर्दछ।

तालिका 2-7 ले एलईडी बोर्ड सन्दर्भहरू, नामहरू, र कार्यात्मक विवरणहरू सूचीबद्ध गर्दछ।

तालिका 2-7। बोर्ड-विशिष्ट एलईडीहरू (२ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
D35	शक्ति	--V	निलो एलईडी। 5.0 V पावर सक्रिय हुँदा उज्यालो हुन्छ।
D19	MAX_CONF_DONEn	--V	हरियो एलईडी। FPGA सफलतापूर्वक कन्फिगर भएपछि उज्यालो हुन्छ। MAX V CPLD 5M2210 प्रणाली नियन्त्रक द्वारा संचालित।
D17	MAX_ERROR	--V	रातो एलईडी। MAX V CPLD 5M2210 प्रणाली नियन्त्रक FPGA कन्फिगर गर्न असफल हुँदा उज्यालो हुन्छ। MAX V CPLD 5M2210 प्रणाली नियन्त्रक द्वारा संचालित।
D18	MAX_LOAD	--V	हरियो एलईडी। MAX V CPLD 5M2210 प्रणाली नियन्त्रकले सक्रिय रूपमा FPGA कन्फिगर गरिरहेको बेला उज्यालो हुन्छ। MAX V CPLD 5M2210 प्रणाली नियन्त्रक द्वारा संचालित।
D25 D26 D27	PGM_LED[0] PGM_LED[1] PGM_LED[2]	--V	हरियो एलईडी। तपाईंले PGM_SEL पुश बटन थिच्दा फ्ल्याश मेमोरीबाट कुन हार्डवेयर पृष्ठ लोड हुन्छ भनेर संकेत गर्न उज्यालो हुन्छ।

तालिका 2-7। बोर्ड-विशिष्ट एलईडीहरू (२ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	I/O मानक	विवरण
D11, D12 D13, D14	JTAG_आरएक्स, जेTAG_TX SC_RX, SC_TX	--V	हरियो एलईडी। USB-ब्लास्टर II प्राप्त र प्रसारण गतिविधिहरू संकेत गर्न प्रकाश।
D1	ENETA_LED_TX	--V	हरियो एलईडी। इथरनेट PHY प्रसारण गतिविधि संकेत गर्न प्रकाश। Marvell 88E1111 PHY द्वारा संचालित।
D2	ENETA_LED_RX	--V	हरियो एलईडी। इथरनेट PHY प्राप्त गतिविधिलाई संकेत गर्न उज्यालो। Marvell 88E1111 PHY द्वारा संचालित।
D5	ENETA_LED_LINK10	--V	हरियो एलईडी। 10 Mbps जडान गतिमा लिंक गरिएको इथरनेटलाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D4	ENETA_LED_LINK100	--V	हरियो एलईडी। 100 Mbps जडान गतिमा लिंक गरिएको इथरनेटलाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D3	ENETA_LED_LINK1000	--V	हरियो एलईडी। 1000 Mbps जडान गतिमा लिंक गरिएको इथरनेटलाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D19	ENETB_LED_TX	--V	हरियो एलईडी। ईथरनेट PHY B प्रसारण गतिविधि संकेत गर्न उज्यालो। Marvell 88E1111 PHY द्वारा संचालित।
D22	ENETB_LED_RX	--V	हरियो एलईडी। ईथरनेट PHY B ले गतिविधि प्राप्त गर्दछ भनेर संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D24	ENETB_LED_LINK10	--V	हरियो एलईडी। 10 Mbps जडान गतिमा लिङ्क गरिएको इथरनेट B लाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D20	ENETB_LED_LINK100	--V	हरियो एलईडी। 100 Mbps जडान गतिमा लिङ्क गरिएको इथरनेट B लाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D21	ENETB_LED_LINK1000	--V	हरियो एलईडी। 1000 Mbps जडान गतिमा लिङ्क गरिएको इथरनेट B लाई संकेत गर्न उज्यालो हुन्छ। Marvell 88E1111 PHY द्वारा संचालित।
D15, D16	USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE	--V	हरियो एलईडी। USB_UART प्राप्त र प्रसारण गतिविधिहरू संकेत गर्न उज्यालो।
D23, D24	UART_RXD_LED, UART_TXD_LED	--V	हरियो एलईडी। UART प्राप्त र प्रसारण गतिविधिहरू संकेत गर्न उज्यालो।
D3	HSMA_PRSNTn	--V	हरियो एलईडी। HSMC पोर्टमा बोर्ड वा केबल प्लग-इन हुँदा पिन 160 ग्राउन्ड भएको बेला उज्यालो हुन्छ। एड-इन कार्ड द्वारा संचालित।

सेटअप तत्वहरू
विकास बोर्डले विभिन्न प्रकारका सेटअप तत्वहरू समावेश गर्दछ। यो खण्डले निम्न सेटअप तत्वहरू वर्णन गर्दछ:

बोर्ड सेटिङ्स DIP स्विच
JTAG सेटिंग्स DIP स्विच
CPU रिसेट पुश बटन
MAX V रिसेट पुश बटन
कार्यक्रम कन्फिगरेसन पुश बटन
कार्यक्रम चयन पुश बटन

DIP स्विचहरूको पूर्वनिर्धारित सेटिङहरूको बारेमा थप जानकारीको लागि, चक्रवात VE FPGA विकास किट प्रयोगकर्ता गाइड हेर्नुहोस्।

बोर्ड सेटिङ्स DIP स्विच
बोर्ड सेटिङहरू DIP स्विच (SW4) ले बोर्ड र MAX V CPLD 5M2210 प्रणाली नियन्त्रक तर्क डिजाइनको लागि विशेष सुविधाहरू नियन्त्रण गर्दछ। तालिका 2-8 ले स्विच नियन्त्रण र विवरणहरू सूचीबद्ध गर्दछ।

तालिका 2-8। बोर्ड सेटिङहरू DIP स्विच नियन्त्रणहरू

स्विच गर्नुहोस्	योजनाबद्ध संकेत नाम	विवरण
1	CLK_SEL	ON: प्रोग्रामेबल ओसिलेटर घडी चयन गर्नुहोस् बन्द: SMA इनपुट घडी चयन गर्नुहोस्
2	CLK_ENABLE	ON: अन-बोर्ड ओसिलेटर असक्षम गर्नुहोस् बन्द: अन-बोर्ड ओसिलेटर सक्षम गर्नुहोस्
3	FACTORY_LOAD	अन: पावर अपमा फ्ल्यासबाट प्रयोगकर्ता डिजाइन लोड गर्नुहोस् बन्द: पावर अपमा फ्ल्यासबाट कारखाना डिजाइन लोड गर्नुहोस्
4	SECURITY_MODE	अन: इम्बेडेड USB-ब्लास्टर II ले पावर अपमा फ्याक्ट्री आदेश पठाउँछ। बन्द: इम्बेडेड USB-ब्लास्टर II ले पावर अपमा फ्याक्ट्री आदेश पठाउँदैन।

JTAG चेन नियन्त्रण DIP स्विच
द जेTAG चेन कन्ट्रोल DIP स्विच (SW2) ले सक्रिय J मा यन्त्रहरू हटाउँछ वा समावेश गर्दछTAG चेन। चक्रवात V E FPGA सधैं J मा हुन्छTAG चेन। तालिका 2-9 ले स्विच नियन्त्रण र यसको विवरणहरू सूचीबद्ध गर्दछ।

तालिका २-९। जेTAG चेन नियन्त्रण DIP स्विच

स्विच गर्नुहोस्	योजनाबद्ध संकेत नाम	विवरण
1	5M2210_JTAG_EN	ON: बाइपास MAX V CPLD 5M2210 प्रणाली नियन्त्रक बन्द: MAX V CPLD 5M2210 प्रणाली नियन्त्रक इन-चेन
2	HSMC_JTAG_EN	ON: HSMC पोर्ट बाइपास गर्नुहोस् बन्द: HSMC पोर्ट इन-चेन
3	FAN_FORCE_ON	ON: फ्यान सक्षम गर्नुहोस् बन्द: फ्यान असक्षम गर्नुहोस्
4	आरक्षित	आरक्षित

CPU रिसेट पुश बटन
CPU रिसेट पुश बटन, CPU_RESETn (S4), चक्रवात V E FPGA DEV_CLRn पिनको इनपुट हो र MAX V CPLD प्रणाली नियन्त्रकबाट खुला-नाली I/O हो। यो पुश बटन FPGA र CPLD तर्क दुवैको लागि पूर्वनिर्धारित रिसेट हो। MAX V CPLD 5M2210 प्रणाली नियन्त्रकले पावर-अन-रिसेट (POR) को समयमा यो पुश बटन पनि चलाउँछ।

MAX V रिसेट पुश बटन
MAX V रिसेट पुश बटन, MAX_RESETn (S3), MAX V CPLD 5M2210 प्रणाली नियन्त्रकको इनपुट हो। यो पुश बटन CPLD तर्कको लागि पूर्वनिर्धारित रिसेट हो।

कार्यक्रम कन्फिगरेसन पुस बटन
कार्यक्रम कन्फिगरेसन पुश बटन, PGM_CONFIG (S1), MAX V CPLD 5M2210 प्रणाली नियन्त्रकको इनपुट हो। यो इनपुटले फ्ल्यास मेमोरीबाट FPGA पुन: कन्फिगरेसनलाई बल दिन्छ। फ्ल्याश मेमोरीमा स्थान PGM_LED [2:0] को सेटिङहरूमा आधारित छ, जुन कार्यक्रम चयन पुश बटन, PGM_SEL द्वारा नियन्त्रण गरिन्छ। मान्य सेटिङहरूमा PGM_LED0, PGM_LED1, वा PGM_LED2 FPGA डिजाइनहरूको लागि आरक्षित फ्लैश मेमोरीमा तीन पृष्ठहरूमा समावेश छ।

कार्यक्रम पुश बटन चयन गर्नुहोस्
कार्यक्रम चयन पुश बटन, PGM_SEL (S2), MAX V CPLD 5M2210 प्रणाली नियन्त्रकको इनपुट हो। यो पुश बटनले PGM_LED[2:0] अनुक्रमलाई टगल गर्दछ जसले FPGA कन्फिगर गर्न फ्ल्याश मेमोरीमा कुन स्थान प्रयोग गरिन्छ भनेर चयन गर्दछ। PGM_LED[2:6] अनुक्रम परिभाषाहरूको लागि तालिका 2-0 लाई सन्दर्भ गर्नुहोस्।

घडी सर्किट
यो खण्डले बोर्डको घडी इनपुट र आउटपुटहरू वर्णन गर्दछ।

अन-बोर्ड ओसिलेटरहरू
विकास बोर्डमा 50-MHz, 100-MHz, र एक प्रोग्रामेबल ओसिलेटरको फ्रिक्वेन्सी भएका ओसिलेटरहरू समावेश छन्।

चित्र २–६ ले चक्रवात VE FPGA विकास बोर्डमा जाने सबै बाह्य घडीहरूको पूर्वनिर्धारित फ्रिक्वेन्सीहरू देखाउँछ।

चित्र २–६। चक्रवात VE FPGA विकास बोर्ड घडीहरू

तालिका 2-10 ले ओसिलेटरहरू, यसको I/O मानक, र भोल्युमहरू सूचीबद्ध गर्दछtagविकास बोर्ड को लागी आवश्यक छ।

तालिका 2-10। अन-बोर्ड ओसिलेटरहरू

स्रोत	योजनाबद्ध संकेत नाम	आवृत्ति	I/O मानक	चक्रवात VE FPGA पिन नम्बर	आवेदन
U4	CLKIN_50_FPGA_TOP	८६८.३ मेगाहर्ट्ज	एकल समाप्त	L14	शीर्ष र दायाँ किनारा
U4	CLKIN_50_FPGA_RIGHT	८६८.३ मेगाहर्ट्ज	एकल समाप्त	P22	शीर्ष र दायाँ किनारा
X3	CLK_CONFIG	८६८.३ मेगाहर्ट्ज	2.5V CMOS	-	द्रुत FPGA कन्फिगरेसन
X1 र U3 (बफर)	DIFF_CLKIN_TOP_125_P	८६८.३ मेगाहर्ट्ज	LVDS	L15	माथि र तल्लो किनारा
	DIFF_CLKIN_TOP_125_N			K15
	DIFF_CLKIN_BOT_125_P			AB17
	DIFF_CLKIN_BOT_125_N			AB18

अफ-बोर्ड घडी इनपुट/आउटपुट
विकास बोर्डसँग इनपुट र आउटपुट घडीहरू छन् जुन बोर्डमा चलाउन सकिन्छ। आउटपुट घडीहरू FPGA उपकरणको विशिष्टता अनुसार विभिन्न स्तरहरू र I/O मापदण्डहरूमा प्रोग्राम गर्न सकिन्छ।

तालिका 2-11 ले विकास बोर्डको लागि घडी इनपुटहरू सूचीबद्ध गर्दछ।

तालिका 2-11। अफ-बोर्ड घडी इनपुटहरू

स्रोत	योजनाबद्ध संकेत नाम	I/O मानक	चक्रवात V E FPGA पिन नम्बर	विवरण
SMA	CLKIN_SMA_P	LVDS	-	LVDS फ्यान-आउट बफरमा इनपुट।
SMA	CLKIN_SMA_N	LVDS	-	LVDS फ्यान-आउट बफरमा इनपुट।
Samtec HSMC	HSMA_CLK_IN0	--V	AB16	स्थापित HSMC केबल वा बोर्डबाट एकल-समाप्त इनपुट।
Samtec HSMC	HSMA_CLK_IN_P1	LVDS/2.5-V	AB14	स्थापित HSMC केबल वा बोर्डबाट LVDS इनपुट। 2x LVTTL इनपुटहरूलाई पनि समर्थन गर्न सक्छ।
Samtec HSMC	HSMA_CLK_IN_N1	LVDS/LVTTL	AC14
Samtec HSMC	HSMA_CLK_IN_P2	LVDS/LVTTL	Y15	स्थापित HSMC केबल वा बोर्डबाट LVDS इनपुट। 2x LVTTL इनपुटहरूलाई पनि समर्थन गर्न सक्छ।
Samtec HSMC	HSMA_CLK_IN_N2	LVDS/LVTTL	AA15

तालिका 2-12 ले विकास बोर्डको लागि घडी आउटपुटहरू सूचीबद्ध गर्दछ।

तालिका 2-12। अफ-बोर्ड घडी आउटपुटहरू

स्रोत	योजनाबद्ध संकेत नाम	I/O मानक	चक्रवात V E FPGA पिन नम्बर	विवरण
Samtec HSMC	HSMA_CLK_OUT0	2.5V CMOS	AJ14	FPGA CMOS आउटपुट (वा GPIO)
Samtec HSMC	HSMA_CLK_OUT_P1	LVDS/2.5V CMOS	AE22	LVDS आउटपुट। 2x CMOS आउटपुटहरूलाई पनि समर्थन गर्न सक्छ।
Samtec HSMC	HSMA_CLK_OUT_N1	LVDS/2.5V CMOS	AF23	LVDS आउटपुट। 2x CMOS आउटपुटहरूलाई पनि समर्थन गर्न सक्छ।
Samtec HSMC	HSMA_CLK_OUT_P2	LVDS/2.5V CMOS	AG23	LVDS आउटपुट। 2x CMOS आउटपुटहरूलाई पनि समर्थन गर्न सक्छ।
Samtec HSMC	HSMA_CLK_OUT_N2	LVDS/2.5V CMOS	AH22	LVDS आउटपुट। 2x CMOS आउटपुटहरूलाई पनि समर्थन गर्न सक्छ।
SMA	CLKOUT_SMA	2.5V CMOS	F9	FPGA CMOS आउटपुट (वा GPIO)

सामान्य प्रयोगकर्ता इनपुट/आउटपुट
यो खण्डले पुश बटनहरू, DIP स्विचहरू, LEDs, र क्यारेक्टर LCD सहित FPGA मा प्रयोगकर्ता I/O इन्टरफेसको वर्णन गर्दछ।

प्रयोगकर्ता-परिभाषित पुश बटनहरू
विकास बोर्डले तीन प्रयोगकर्ता-परिभाषित पुश बटनहरू समावेश गर्दछ। प्रणाली र सुरक्षित रिसेट पुश बटनहरू बारे जानकारीको लागि, पृष्ठ 2-16 मा "सेटअप तत्वहरू" हेर्नुहोस्। बोर्ड सन्दर्भहरू S5, S6, S7, र S8 चक्रवात VE FPGA उपकरणमा लोड हुने FPGA डिजाइनहरू नियन्त्रण गर्नका लागि पुश बटनहरू हुन्। जब तपाइँ स्विच थिच्नुहुन्छ र होल्ड गर्नुहुन्छ, उपकरण पिन तर्क ० मा सेट हुन्छ; जब तपाइँ स्विच रिलिज गर्नुहुन्छ, उपकरण पिन तर्क 0 मा सेट हुन्छ। यी सामान्य प्रयोगकर्ता पुश बटनहरूको लागि बोर्ड-विशिष्ट प्रकार्यहरू छैनन्।

तालिका 2-13 ले प्रयोगकर्ता-परिभाषित पुश बटन योजनाबद्ध संकेत नामहरू र तिनीहरूसँग सम्बन्धित चक्रवात VE FPGA पिन नम्बरहरू सूचीबद्ध गर्दछ।

तालिका 2-13। प्रयोगकर्ता-परिभाषित पुश बटन योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक
S5	USER_PB0	AB12	--V
S6	USER_PB1	AB13	--V
S7	USER_PB2	AF13	--V
S8	USER_PB3	AG12	--V

प्रयोगकर्ता-परिभाषित DIP स्विच
बोर्ड सन्दर्भ SW3 एक चार-पिन DIP स्विच हो। यो स्विच प्रयोगकर्ता-परिभाषित छ र थप FPGA इनपुट नियन्त्रण प्रदान गर्दछ। जब स्विच अफ स्थितिमा हुन्छ, तर्क १ चयन गरिन्छ। जब स्विच ON स्थितिमा हुन्छ, तर्क ० चयन गरिन्छ। यस स्विचको लागि बोर्ड-विशिष्ट कार्यहरू छैनन्।

तालिका 2-14 ले प्रयोगकर्ता-परिभाषित DIP स्विच योजनाबद्ध संकेत नामहरू र तिनीहरूसँग सम्बन्धित चक्रवात VE FPGA पिन नम्बरहरू सूचीबद्ध गर्दछ।

तालिका 2-14। प्रयोगकर्ता-परिभाषित DIP स्विच योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक
S5	USER_PB0	AB12	--V
S6	USER_PB1	AB13	--V
S7	USER_PB2	AF13	--V
S8	USER_PB3	AG12	--V

प्रयोगकर्ता-परिभाषित LEDs
विकास बोर्डमा सामान्य र HSMC प्रयोगकर्ता-परिभाषित एलईडीहरू समावेश छन्। यो खण्डले सबै प्रयोगकर्ता-परिभाषित एलईडीहरू वर्णन गर्दछ। बोर्ड विशिष्ट वा स्थिति LEDs बारे जानकारीको लागि, पृष्ठ 2-15 मा "स्थिति तत्वहरू" हेर्नुहोस्।

सामान्य LEDs
बोर्ड सन्दर्भहरू D28 मार्फत D31 चार प्रयोगकर्ता-परिभाषित एलईडीहरू हुन्। स्थिति र डिबगिङ संकेतहरू चक्रवात V E FPGA मा लोड गरिएका डिजाइनहरूबाट LED मा चलाइन्छ। I/O पोर्टमा लजिक ० ड्राइभ गर्दा LED अन हुन्छ तर्क 0 ड्राइभ गर्दा LED बन्द हुन्छ। यी एलईडीहरूको लागि कुनै बोर्ड-विशिष्ट प्रकार्यहरू छैनन्।

तालिका 2-15 ले सामान्य LED योजनाबद्ध संकेत नामहरू र तिनीहरूसँग सम्बन्धित चक्रवात VE FPGA पिन नम्बरहरू सूचीबद्ध गर्दछ।

तालिका 2-15। सामान्य एलईडी योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक
D28	USER_LED0	AK3	--V
D29	USER_LED1	AJ4	--V
D30	USER_LED2	AJ5	--V
D31	USER_LED3	AK6	--V

HSMC LEDs
बोर्ड सन्दर्भहरू D20 र D21 HSMC पोर्टका लागि LEDs हुन्। HSMC LEDs को लागि कुनै बोर्ड विशेष प्रकार्यहरू छैनन्। LEDs लाई TX र RX लेबल गरिएको छ, र जडान गरिएको बेटीकार्डहरूमा र बाट डेटा प्रवाह प्रदर्शन गर्ने उद्देश्यले गरिन्छ। LEDs चक्रवात V E FPGA उपकरण द्वारा संचालित छन्।

तालिका 2-16 ले HSMC LED योजनाबद्ध संकेत नामहरू र तिनीहरूको सम्बन्धित चक्रवात VE FPGA पिन नम्बरहरू सूचीबद्ध गर्दछ।

तालिका 2-16। HSMC एलईडी योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक
D1	HSMC_RX_LED	AH12	--V
D2	HSMC_TX_LED	AH11	--V

क्यारेक्टर LCD
विकास बोर्डले एकल 14-पिन 0.1″ पिच डुअल-रो हेडर समावेश गर्दछ जुन 2 लाइन × 16 क्यारेक्टर Lumex क्यारेक्टर LCD मा इन्टरफेस हुन्छ। क्यारेक्टर LCD सँग 14-पिन रिसेप्टेकल छ जुन बोर्डको 14-पिन हेडरमा सीधै माउन्ट हुन्छ, त्यसैले यसलाई डिस्प्ले अन्तर्गत कम्पोनेन्टहरूमा पहुँचको लागि सजिलै हटाउन सकिन्छ। तपाईले हेडरलाई डिबगिङ वा अन्य उद्देश्यका लागि पनि प्रयोग गर्न सक्नुहुन्छ।

तालिका 2-17 ले क्यारेक्टर LCD पिन असाइनमेन्टहरूको सारांश दिन्छ। संकेत नाम र दिशाहरू चक्रवात VE FPGA उपकरणसँग सम्बन्धित छन्।

तालिका 2-17। क्यारेक्टर LCD पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू

बोर्ड सन्दर्भ (J14)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
7	LCD_DATA0	AJ7	--V	LCD डाटा बस
8	LCD_DATA1	AK7	--V	LCD डाटा बस
9	LCD_DATA2	AJ8	--V	LCD डाटा बस
10	LCD_DATA3	AK8	--V	LCD डाटा बस
11	LCD_DATA4	AF9	--V	LCD डाटा बस
12	LCD_DATA5	AG9	--V	LCD डाटा बस
13	LCD_DATA6	AH9	--V	LCD डाटा बस
14	LCD_DATA7	AJ9	--V	LCD डाटा बस

बोर्ड सन्दर्भ (J14)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
4	LCD_D_Cn	AK11	--V	LCD डाटा वा आदेश चयन गर्नुहोस्
5	LCD_WEn	AK10	--V	LCD लेखन सक्षम
6	LCD_CSn	AJ12	--V	एलसीडी चिप चयन गर्नुहोस्

तालिका 2-18 ले LCD पिन परिभाषाहरू सूचीबद्ध गर्दछ, र Lumex डेटा पानाबाट एक अंश हो।

तालिका 2-18। LCD पिन परिभाषा र कार्यहरू

पिन नम्बर	प्रतीक	स्तर	कार्य
1	VDD	-	बिजुली आपूर्ति	१२ वी
2	VSS	-		GND (0 V)
3	V₀	-		LCD ड्राइव को लागी
4	RS	H / L	दर्ता गर्नुहोस् संकेत चयन गर्नुहोस् H: डाटा इनपुट L: निर्देशन इनपुट
5	R/W	H / L	H: डाटा पढ्ने (MPU मा मोड्युल) L: डाटा लेखन (MPU बाट मोड्युल)
6	E	H, H देखि L	सक्षम गर्नुहोस्
८-१२	DB0-DB7	H / L	डाटा बस—सफ्टवेयर चयन गर्न सकिने ४-बिट वा ८-बिट मोड

समय, क्यारेक्टर नक्सा, इन्टरफेस दिशानिर्देशहरू, र अन्य सम्बन्धित कागजातहरू जस्ता थप जानकारीको लागि, भ्रमण गर्नुहोस् www.lumex.com.

डिबग हेडर
यो विकास बोर्डले डिबग उद्देश्यका लागि दुई 2 × 8 डिबग हेडरहरू समावेश गर्दछ। डिजाइन परीक्षण, डिबगिङ, वा द्रुत प्रमाणीकरणको लागि FPGA I/Os मार्ग सिधै हेडरमा।

तालिका 2-19 ले डिबग हेडर पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू संक्षेप गर्दछ।

तालिका 2-19। डिबग हेडर पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (२ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
डिबग हेडर (J15)
1	HEADER_D0	H21	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
5	HEADER_D1	G21	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
9	HEADER_D2	G22	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
13	HEADER_D3	E26	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
4	HEADER_D4	E25	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
8	HEADER_D5	C27	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
12	HEADER_D6	C26	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
16	HEADER_D7	B27	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
डिबग हेडर (J16)
१.८.१९ र २.३.२	HEADER_P0 र HEADER_N0	H25 र H26	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P1 र HEADER_N1	P20 र N20	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P2 र HEADER_N2	J22 र J23	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P3 र HEADER_N3	D28 र D29	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P4 र HEADER_N4	E27 र D27	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P5 र HEADER_N5	H24 र J25	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू

अवयव र इन्टरफेसहरू
यस खण्डले चक्रवात VE FPGA यन्त्रको सापेक्ष विकास बोर्डको सञ्चार पोर्टहरू र इन्टरफेस कार्डहरू वर्णन गर्दछ। विकास बोर्डले निम्न सञ्चार पोर्टहरूलाई समर्थन गर्दछ:

RS-232 सीरियल UART
१०/१०/१००० ईथरनेट
HSMC
USB UART

१०/१०/१००० ईथरनेट
विकास बोर्डले दुईवटा बाह्य Marvell 10E100 PHY र Altera Triple-Speed Ethernet MegaCore MAC प्रकार्य प्रयोग गरी दुई 1000/88/1111 base-T इथरनेट समर्थन गर्दछ। PHY-to-MAC इन्टरफेसहरूले RGMII इन्टरफेस प्रयोग गर्दछ। MAC प्रकार्य FPGA मा विशिष्ट नेटवर्किङ अनुप्रयोगहरूको लागि प्रदान गरिनुपर्छ। Marvell 88E1111 PHY ले 2.5-V र 1.0-V पावर रेलहरू प्रयोग गर्दछ र एक समर्पित ओसिलेटरबाट संचालित 25-MHz सन्दर्भ घडी चाहिन्छ। PHY ले आन्तरिक चुम्बकीय युक्त RJ45 मोडेलमा इन्टरफेस गर्दछ जुन इथरनेट ट्राफिकको साथ तामा लाइनहरू चलाउन प्रयोग गर्न सकिन्छ।

चित्र २–७ ले FPGA (MAC) र Marvell 2E7 PHY बीचको RGMII इन्टरफेस देखाउँछ।

चित्र २–७। FPGA (MAC) र Marvell 2E7 PHY बीचको RGMII इन्टरफेस

तालिका 2-20 ले इथरनेट PHY इन्टरफेस पिन असाइनमेन्टहरू सूचीबद्ध गर्दछ

तालिका 2-20। इथरनेट PHY पिन असाइनमेन्ट, सिग्नल नाम र कार्यहरू (३ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
16	HEADER_D7	B27	--V	डिबग उद्देश्यका लागि मात्र एकल-समाप्त संकेत
डिबग हेडर (J16)
१.८.१९ र २.३.२	HEADER_P0 र HEADER_N0	H25 र H26	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P1 र HEADER_N1	P20 र N20	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P2 र HEADER_N2	J22 र J23	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P3 र HEADER_N3	D28 र D29	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P4 र HEADER_N4	E27 र D27	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू
१.८.१९ र २.३.२	HEADER_P5 र HEADER_N5	H24 र J25	--V	डिबग उद्देश्यका लागि मात्र स्यूडो-भिन्न संकेतहरू

तालिका 2-20। इथरनेट PHY पिन असाइनमेन्ट, सिग्नल नाम र कार्यहरू (३ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
33	ENETA_MDI_P1	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
34	ENETA_MDI_N1	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
39	ENETA_MDI_P2	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
41	ENETA_MDI_N2	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
42	ENETA_MDI_P3	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
43	ENETA_MDI_N3	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
इथरनेट PHY B (U11)
8	ENETB_GTX_CLK	E28	2.5-V CMOS	125-MHz RGMII प्रसारण घडी
23	ENETB_INTN	K22	2.5-V CMOS	व्यवस्थापन बस अवरोध
60	ENETB_LED_DUPLEX	-	2.5-V CMOS	डुप्लेक्स वा टक्कर एलईडी। प्रयोग गरिएको छैन
70	ENETB_LED_DUPLEX	-	2.5-V CMOS	डुप्लेक्स वा टक्कर एलईडी। प्रयोग गरिएको छैन
76	ENETB_LED_LINK10	-	2.5-V CMOS	10-Mb लिङ्क एलईडी
74	ENETB_LED_LINK100	-	2.5-V CMOS	100-Mb लिङ्क एलईडी
73	ENETB_LED_LINK1000	-	2.5-V CMOS	1000-Mb लिङ्क एलईडी
58	ENETB_LED_RX	-	2.5-V CMOS	RX डाटा सक्रिय एलईडी
69	ENETB_LED_RX	-	2.5-V CMOS	RX डाटा सक्रिय एलईडी
68	ENETB_LED_TX	-	2.5-V CMOS	TX डाटा सक्रिय एलईडी
25	ENETB_MDC	A29	2.5-V CMOS	व्यवस्थापन बस डाटा घडी
24	ENETB_MDIO	L23	2.5-V CMOS	व्यवस्थापन बस डाटा
28	ENETB_RESETN	M21	2.5-V CMOS	यन्त्र रिसेट
2	ENETB_RX_CLK	R23	2.5-V CMOS	RGMII घडी प्राप्त गर्दछ
95	ENETB_RX_D0	F25	2.5-V CMOS	RGMII डाटा बस प्राप्त गर्दछ
92	ENETB_RX_D1	F26	2.5-V CMOS	RGMII डाटा बस प्राप्त गर्दछ
93	ENETB_RX_D2	R20	2.5-V CMOS	RGMII डाटा बस प्राप्त गर्दछ
91	ENETB_RX_D3	T21	2.5-V CMOS	RGMII डाटा बस प्राप्त गर्दछ
94	ENETB_RX_DV	L24	2.5-V CMOS	RGMII ले डाटा वैध प्राप्त गर्दछ
11	ENETB_TX_D0	F29	2.5-V CMOS	RGMII डाटा बस प्रसारण
12	ENETB_TX_D1	D30	2.5-V CMOS	RGMII डाटा बस प्रसारण
14	ENETB_TX_D2	C30	2.5-V CMOS	RGMII डाटा बस प्रसारण
16	ENETB_TX_D3	F28	2.5-V CMOS	RGMII डाटा बस प्रसारण
9	ENETB_TX_EN	B29	2.5-V CMOS	RGMII प्रसारण सक्षम
55	ENETB_XTAL_25MHZ	-	2.5-V CMOS	25-MHz RGMII प्रसारण घडी
29	ENETB_MDI_P0	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
31	ENETB_MDI_N0	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
33	ENETB_MDI_P1	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
34	ENETB_MDI_N1	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
39	ENETB_MDI_P2	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
41	ENETB_MDI_N2	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस

तालिका 2-20। इथरनेट PHY पिन असाइनमेन्ट, सिग्नल नाम र कार्यहरू (३ को भाग १)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
42	ENETB_MDI_P3	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस
43	ENETB_MDI_N3	-	2.5-V CMOS	मिडिया निर्भर इन्टरफेस

HSMC

विकास बोर्डले HSMC इन्टरफेसलाई समर्थन गर्दछ। HSMC इन्टरफेसले पूर्ण SPI4.2 इन्टरफेस (17 LVDS च्यानलहरू), तीन इनपुट र आउटपुट घडीहरू, साथै J लाई समर्थन गर्दछ।TAG र SMB संकेतहरू। LVDS च्यानलहरू CMOS संकेत वा LVDS को लागि प्रयोग गर्न सकिन्छ।
HSMC एक Altera-विकसित खुला स्पेसिफिकेशन हो, जसले तपाईंलाई बेटरकार्डहरू (HSMCs) थपेर विकास बोर्डको कार्यक्षमता विस्तार गर्न अनुमति दिन्छ।

HSMC स्पेसिफिकेशनको बारेमा थप जानकारीको लागि जस्तै सिग्नलिङ मापदण्डहरू, सिग्नल इन्टिग्रिटी, मिल्दो कनेक्टरहरू, र मेकानिकल जानकारी, हाई स्पीड मेजेनाइन कार्ड (HSMC) स्पेसिफिकेशन म्यानुअल हेर्नुहोस्।
HSMC कनेक्टरमा 172 सिग्नल पिन, 120 पावर पिन, र 39 ग्राउन्ड पिन सहित कुल 13 पिनहरू छन्। ग्राउन्ड पिनहरू सिग्नल र पावर पिनहरूको दुई पङ्क्तिहरू बीचमा अवस्थित छन्, दुबै ढाल र सन्दर्भको रूपमा कार्य गर्दछ। HSMC होस्ट कनेक्टर Samtec बाट उच्च-गति, बोर्ड-टू-बोर्ड कनेक्टरहरूको 0.5 मिमी-पिच QSH/QTH परिवारमा आधारित छ। यस कनेक्टरमा तीनवटा बैंकहरू छन्। बैंक १ मा QSH-DP/QTH-DP शृङ्खलामा गरिएको प्रत्येक तेस्रो पिन हटाइएको छ। बैंक 1 र बैंक 2 मा QSH/QTH शृङ्खलामा गरिएझैं सबै पिनहरू भरिएका छन्। चक्रवात V E FPGA विकास बोर्ड ट्रान्सीभर बोर्ड नभएकोले, HSMC को ट्रान्सीभर पिनहरू चक्रवात V E FPGA यन्त्रमा जोडिएको छैन।

चित्र 2-8 ले Samtec कनेक्टरको तीन बैंकहरूको सन्दर्भमा सिग्नलहरूको बैंक व्यवस्था देखाउँछ।

चित्र 2-8। HSMC सिग्नल र बैंक रेखाचित्र

HSMC इन्टरफेसमा प्रोग्रामेबल द्वि-दिशात्मक I/O पिनहरू छन् जुन 2.5-V LVCMOS को रूपमा प्रयोग गर्न सकिन्छ, जुन 3.3-V LVTTL-कम्प्याटिबल छ। यी पिनहरूलाई LVDS, mini-LVDS, र RSDS सम्म १७ फुल-डुप्लेक्स च्यानलहरू सहित विभिन्न विभेदक I/O मापदण्डहरूको रूपमा प्रयोग गर्न सकिन्छ।
हाई स्पीड मेजेनाइन कार्ड (HSMC) स्पेसिफिकेशन म्यानुअलमा उल्लेख गरिए अनुसार, LVDS र एकल-एन्डेड I/O मापदण्डहरू जेनेरिक सिंगल-एन्डेड पिन-आउट वा जेनेरिक डिफरेंशियल पिन-आउट अनुसार मिश्रित हुँदा मात्र कार्य गर्ने ग्यारेन्टी गरिन्छ।

तालिका 2-21 ले HSMC इन्टरफेस पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ।

तालिका 2-21। HSMC इन्टरफेस पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (1 को भाग 3)

बोर्ड सन्दर्भ (J7)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
33	HSMC_SDA	AB22	2.5-V CMOS	व्यवस्थापन क्रमिक डेटा
34	HSMC_SCL	AC22	2.5-V CMOS	व्यवस्थापन क्रमिक घडी
35	JTAG_TCK	AC7	2.5-V CMOS	JTAG घडी संकेत
36	HSMC_JTAG_TMS	-	2.5-V CMOS	JTAG मोड चयन संकेत
37	HSMC_JTAG_TDO	-	2.5-V CMOS	JTAG डाटा आउटपुट
38	JTAC_FPGA_TDO_RETIMER	-	2.5-V CMOS	JTAG डाटा इनपुट
39	HSMC_CLK_OUT0	AJ14	2.5-V CMOS	समर्पित CMOS घडी बाहिर
40	HSMC_CLK_IN0	AB16	2.5-V CMOS	समर्पित CMOS घडी इन
41	HSMC_D0	AH10	2.5-V CMOS	समर्पित CMOS I/O बिट 0
42	HSMC_D1	AJ10	2.5-V CMOS	समर्पित CMOS I/O बिट 1
43	HSMC_D2	Y13	2.5-V CMOS	समर्पित CMOS I/O बिट 2
44	HSMC_D3	AA14	2.5-V CMOS	समर्पित CMOS I/O बिट 3
47	HSMC_TX_D_P0	AK27	LVDS वा 2.5-V	LVDS TX बिट 0 वा CMOS बिट 4
48	HSMC_RX_D_P0	Y16	LVDS वा 2.5-V	LVDS RX बिट 0 वा CMOS बिट 5
49	HSMC_TX_D_N0	AK28	LVDS वा 2.5-V	LVDS TX बिट 0n वा CMOS बिट 6
50	HSMC_RX_D_N0	AA26	LVDS वा 2.5-V	LVDS RX बिट 0n वा CMOS बिट 7
53	HSMC_TX_D_P1	AJ27	LVDS वा 2.5-V	LVDS TX बिट 1 वा CMOS बिट 8
54	HSMC_RX_D_P1	Y17	LVDS वा 2.5-V	LVDS RX बिट 1 वा CMOS बिट 9
55	HSMC_TX_D_N1	AK26	LVDS वा 2.5-V	LVDS TX बिट 1n वा CMOS बिट 10
56	HSMC_RX_D_N1	Y18	LVDS वा 2.5-V	LVDS RX बिट 1n वा CMOS बिट 11
59	HSMC_TX_D_P2	AG26	LVDS वा 2.5-V	LVDS TX बिट 2 वा CMOS बिट 12
60	HSMC_RX_D_P2	AA18	LVDS वा 2.5-V	LVDS RX बिट 2 वा CMOS बिट 13
61	HSMC_TX_D_N2	AH26	LVDS वा 2.5-V	LVDS TX बिट 2n वा CMOS बिट 14
62	HSMC_RX_D_N2	AA19	LVDS वा 2.5-V	LVDS RX बिट 2n वा CMOS बिट 15
65	HSMC_TX_D_P3	AJ25	LVDS वा 2.5-V	LVDS TX बिट 3 वा CMOS बिट 16
66	HSMC_RX_D_P3	Y20	LVDS वा 2.5-V	LVDS RX बिट 3 वा CMOS बिट 17
67	HSMC_TX_D_N3	AK25	LVDS वा 2.5-V	LVDS TX बिट 3n वा CMOS बिट 18
68	HSMC_RX_D_N3	AA20	LVDS वा 2.5-V	LVDS RX बिट 3n वा CMOS बिट 19
71	HSMC_TX_D_P4	AH24	LVDS वा 2.5-V	LVDS TX बिट 4 वा CMOS बिट 20

तालिका 2-21। HSMC इन्टरफेस पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (2 को भाग 3)

बोर्ड सन्दर्भ (J7)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
72	HSMC_RX_D_P4	AA21	LVDS वा 2.5-V	LVDS RX बिट 4 वा CMOS बिट 21
73	HSMC_TX_D_N4	AJ24	LVDS वा 2.5-V	LVDS TX बिट 4n वा CMOS बिट 22
74	HSMC_RX_D_N4	AB21	LVDS वा 2.5-V	LVDS RX बिट 4n वा CMOS बिट 23
77	HSMC_TX_D_P5	AH21	LVDS वा 2.5-V	LVDS TX बिट 5 वा CMOS बिट 24
78	HSMC_RX_D_P5	AB19	LVDS वा 2.5-V	LVDS RX बिट 5 वा CMOS बिट 25
79	HSMC_TX_D_N5	AJ22	LVDS वा 2.5-V	LVDS TX बिट 5n वा CMOS बिट 26
80	HSMC_RX_D_N5	AC19	LVDS वा 2.5-V	LVDS RX बिट 5n वा CMOS बिट 27
83	HSMC_TX_D_P6	AJ23	LVDS वा 2.5-V	LVDS TX बिट 6 वा CMOS बिट 28
84	HSMC_RX_D_P6	AC21	LVDS वा 2.5-V	LVDS RX बिट 6 वा CMOS बिट 29
85	HSMC_TX_D_N6	AK23	LVDS वा 2.5-V	LVDS TX बिट 6n वा CMOS बिट 30
86	HSMC_RX_D_N6	AD20	LVDS वा 2.5-V	LVDS RX बिट 6n वा CMOS बिट 31
89	HSMC_TX_D_P7	AK21	LVDS वा 2.5-V	LVDS TX बिट 7 वा CMOS बिट 32
90	HSMC_RX_D_P7	AD19	LVDS वा 2.5-V	LVDS RX बिट 7 वा CMOS बिट 33
91	HSMC_TX_D_N7	AK22	LVDS वा 2.5-V	LVDS TX बिट 7n वा CMOS बिट 34
92	HSMC_RX_D_N7	AE20	LVDS वा 2.5-V	LVDS RX बिट 7n वा CMOS बिट 35
95	HSMC_CLK_OUT_P1	AE22	LVDS वा 2.5-V	LVDS वा CMOS घडी आउट 1 वा CMOS बिट 36
96	HSMC_CLK_IN_P1	AB14	LVDS वा 2.5-V	LVDS वा CMOS घडी 1 वा CMOS बिट 37 मा
97	HSMC_CLK_OUT_N1	AF23	LVDS वा 2.5-V	LVDS वा CMOS घडी आउट 1 वा CMOS बिट 38
98	HSMC_CLK_IN_N1	AC14	LVDS वा 2.5-V	LVDS वा CMOS घडी 1 वा CMOS बिट 39 मा
101	HSMC_TX_D_P8	AJ20	LVDS वा 2.5-V	LVDS TX बिट 8 वा CMOS बिट 40
102	HSMC_RX_D_P8	AF21	LVDS वा 2.5-V	LVDS RX बिट 8 वा CMOS बिट 41
103	HSMC_TX_D_N8	AK20	LVDS वा 2.5-V	LVDS TX बिट 8n वा CMOS बिट 42
104	HSMC_RX_D_N8	AG22	LVDS वा 2.5-V	LVDS RX बिट 8n वा CMOS बिट 43
107	HSMC_TX_D_P9	AJ19	LVDS वा 2.5-V	LVDS TX बिट 9 वा CMOS बिट 44
108	HSMC_RX_D_P9	AF20	LVDS वा 2.5-V	LVDS RX बिट 9 वा CMOS बिट 45
109	HSMC_TX_D_N9	AK18	LVDS वा 2.5-V	LVDS TX बिट 9n वा CMOS बिट 46
110	HSMC_RX_D_N9	AG21	LVDS वा 2.5-V	LVDS RX बिट 9n वा CMOS बिट 47
113	HSMC_TX_D_P10	AJ17	LVDS वा 2.5-V	LVDS TX बिट 10 वा CMOS बिट 48
114	HSMC_RX_D_P10	AF18	LVDS वा 2.5-V	LVDS RX बिट 10 वा CMOS बिट 49
115	HSMC_TX_D_N10	AJ18	LVDS वा 2.5-V	LVDS TX बिट 10n वा CMOS बिट 50
116	HSMC_RX_D_N10	AF19	LVDS वा 2.5-V	LVDS RX बिट 10n वा CMOS बिट 51
119	HSMC_TX_D_P11	AK25	LVDS वा 2.5-V	LVDS TX बिट 11 वा CMOS बिट 52
120	HSMC_RX_D_P11	AG18	LVDS वा 2.5-V	LVDS RX बिट 11 वा CMOS बिट 53
121	HSMC_TX_D_N11	AG24	LVDS वा 2.5-V	LVDS TX बिट 11n वा CMOS बिट 54
122	HSMC_RX_D_N11	AG19	LVDS वा 2.5-V	LVDS RX बिट 11n वा CMOS बिट 55
125	HSMC_TX_D_P12	AH19	LVDS वा 2.5-V	LVDS TX बिट 12 वा CMOS बिट 56
126	HSMC_RX_D_P12	AK16	LVDS वा 2.5-V	LVDS RX बिट 12 वा CMOS बिट 57
127	HSMC_TX_D_N12	AH20	LVDS वा 2.5-V	LVDS TX बिट 12n वा CMOS बिट 58

तालिका 2-21। HSMC इन्टरफेस पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (3 को भाग 3)

बोर्ड सन्दर्भ (J7)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
128	HSMC_RX_D_N12	AK17	LVDS वा 2.5-V	LVDS RX बिट 12n वा CMOS बिट 59
131	HSMC_TX_D_P13	AG17	LVDS वा 2.5-V	LVDS TX बिट 13 वा CMOS बिट 60
132	HSMC_RX_D_P13	AF16	LVDS वा 2.5-V	LVDS RX बिट 13 वा CMOS बिट 61
133	HSMC_TX_D_N13	AH17	LVDS वा 2.5-V	LVDS TX बिट 13n वा CMOS बिट 62
134	HSMC_RX_D_N13	AG16	LVDS वा 2.5-V	LVDS RX बिट 13n वा CMOS बिट 63
137	HSMC_TX_D_P14	AJ15	LVDS वा 2.5-V	LVDS TX बिट 14 वा CMOS बिट 64
138	HSMC_RX_D_P14	AE16	LVDS वा 2.5-V	LVDS RX बिट 14 वा CMOS बिट 65
139	HSMC_TX_D_N14	AK15	LVDS वा 2.5-V	LVDS TX बिट 14n वा CMOS बिट 66
140	HSMC_RX_D_N14	AF15	LVDS वा 2.5-V	LVDS RX बिट 14n वा CMOS बिट 67
143	HSMC_TX_D_P15	AH14	LVDS वा 2.5-V	LVDS TX बिट 15 वा CMOS बिट 68
144	HSMC_RX_D_P15	AD17	LVDS वा 2.5-V	LVDS RX बिट 15 वा CMOS बिट 69
145	HSMC_TX_D_N15	AH15	LVDS वा 2.5-V	LVDS TX बिट 15n वा CMOS बिट 70
146	HSMC_RX_D_N15	AE17	LVDS वा 2.5-V	LVDS RX बिट 15n वा CMOS बिट 71
149	HSMC_TX_D_P16	AE15	LVDS वा 2.5-V	LVDS TX बिट 16 वा CMOS बिट 72
150	HSMC_RX_D_P16	AD18	LVDS वा 2.5-V	LVDS RX बिट 16 वा CMOS बिट 73
151	HSMC_TX_D_N16	AF14	LVDS वा 2.5-V	LVDS TX बिट 16n वा CMOS बिट 74
152	HSMC_RX_D_N16	AE18	LVDS वा 2.5-V	LVDS RX बिट 16n वा CMOS बिट 75
155	HSMC_CLK_OUT_P2	AG23	LVDS वा 2.5-V	LVDS वा CMOS घडी आउट 2 वा CMOS बिट 76
156	HSMC_CLK_IN_P2	Y15	LVDS वा 2.5-V	LVDS वा CMOS घडी 2 वा CMOS बिट 77 मा
157	HSMC_CLK_OUT_N2	AH22	LVDS वा 2.5-V	LVDS वा CMOS घडी आउट 2 वा CMOS बिट 78
158	HSMC_CLK_IN_N2	AA15	LVDS वा 2.5-V	LVDS वा CMOS घडी 2 वा CMOS बिट 79 मा
160	HSMC_PRSNTn	AK5	2.5-V CMOS	HSMC पोर्ट उपस्थिति पत्ता लगाउनुहोस्

RS-232 सीरियल UART
समर्थन गर्ने RS-9 ट्रान्ससिभरको साथमा महिला कोण DSUB 232-पिन कनेक्टरले यस बोर्डमा मानक RS-232 सिरियल UART च्यानल लागू गर्न समर्थन प्रदान गर्दछ। कनेक्टरसँग डाटा टर्मिनल यन्त्रको रूपमा समान पिनआउटहरू छन् र केवल एक मानक केबल चाहिन्छ (पीसी इन्टरफेसको लागि कुनै शून्य मोडेम आवश्यक छैन)। LVTTL र RS-232 स्तरहरू बीच अनुवाद गर्न एक समर्पित स्तर-सिफ्टिङ बफर प्रयोग गरिन्छ। बोर्ड सन्दर्भहरू D23 र D24 क्रमशः UART LEDs हुन् जसले RX र TX गतिविधिलाई संकेत गर्न उज्यालो पार्छ।

तालिका 2-24 ले RS-232 क्रमिक UART पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ।

संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-22। RS-232 क्रमिक UART योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U20)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
14	UART_TXD	AB9	--V	डाटा प्रसारण
15	UART_RTS	AH6	--V	पठाउन अनुरोध छ

तालिका 2-22। RS-232 क्रमिक UART योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U20)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
16	UART_RXD	AG6	--V	डाटा प्राप्त गर्नुहोस्
13	UART_CTS	AF8	--V	पठाउनको लागि खाली गर्नुहोस्

USB-UART
विकास बोर्डले सिलिकन ल्याब्स CP2104 USB-to-UART ब्रिज प्रयोग गरेर USB कनेक्टर मार्फत UART इन्टरफेस समर्थन गर्दछ। CP2104 सँग होस्ट संचारको सुविधाको लागि, तपाईंले USB-to-UART ब्रिज भर्चुअल COM पोर्ट (VCP) ड्राइभरहरू प्रयोग गर्न आवश्यक छ।

VCP ड्राइभरहरू उपलब्ध छन्: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx

तालिका 2-23 ले USB-UART पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ। संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-23। USB-UART योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U20)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
1	USB_UART_RI	AD12	--V	घण्टी सूचक नियन्त्रण इनपुट (सक्रिय कम)
24	USB_UART_DCD	AD13	--V	डाटा क्यारियरले नियन्त्रण इनपुट पत्ता लगाउँदछ (सक्रिय कम)
22	USB_UART_DSR	V12	--V	डेटा सेट तयार नियन्त्रण इनपुट (सक्रिय कम)
21	USB_UART_RXD	AF10	--V	एसिन्क्रोनस डाटा इनपुट (UART प्राप्त)
19	USB_UART_RTS	AE12	--V	नियन्त्रण आउटपुट पठाउन तयार (सक्रिय कम)
12	USB_UART_GPIO2	AE13	--V	प्रयोगकर्ता-कन्फिगर योग्य इनपुट वा आउटपुट।
23	USB_UART_DTR	AE10	--V	डाटा टर्मिनल तयार नियन्त्रण आउटपुट (सक्रिय कम)
20	USB_UART_TXD	W12	--V	एसिन्क्रोनस डाटा आउटपुट (UART ट्रान्समिट)
18	USB_UART_CTS	AJ1	--V	नियन्त्रण इनपुट पठाउन खाली गर्नुहोस् (सक्रिय कम)
15	USB_UART_SUSPENDn	-	--V	CP2104 USB निलम्बन अवस्थामा हुँदा पिन तर्क कम हुन्छ।
17	USB_UART_SUSPEND	-	--V	CP2104 USB निलम्बन अवस्थामा हुँदा पिन तर्क उच्च हुन्छ।
9	USB_UART_RSTn	-	--V	यन्त्र रिसेट

मेमोरी
यस खण्डले विकास बोर्डको मेमोरी इन्टरफेस समर्थन र चक्रवात V E FPGA को सापेक्ष तिनीहरूको संकेत नाम, प्रकार, र जडानको वर्णन गर्दछ। विकास बोर्डसँग निम्न मेमोरी इन्टरफेसहरू छन्:

DDR3 SDRAM
LPDDR2 SDRAM
EEPROM
सिंक्रोनस SRAM
सिंक्रोनस फ्लैश

मेमोरी इन्टरफेसहरूको बारेमा थप जानकारीको लागि, निम्न कागजातहरू हेर्नुहोस्:

बाह्य मेमोरी इन्टरफेस ह्यान्डबुकमा समय विश्लेषण खण्ड।
बाह्य मेमोरी इन्टरफेस ह्यान्डबुकमा DDR, DDR2, र DDR3 SDRAM डिजाइन ट्यूटोरियल खण्ड।

DDR3 SDRAM

विकास बोर्डले दुई 16Mx16x8 र दुई 16Mx8x8 DDR3 SDRAM इन्टरफेसहरूलाई धेरै उच्च-गति अनुक्रमिक मेमोरी पहुँचको लागि समर्थन गर्दछ।
३२-बिट डाटा बसमा सफ्ट मेमोरी कन्ट्रोलर (SMC) इन्टरफेस प्रयोग गर्ने दुई x32 यन्त्रहरू समावेश छन्। SMC सँग, यो मेमोरी इन्टरफेस 16 Gbps भन्दा बढीको अधिकतम सैद्धान्तिक ब्यान्डविथको लागि 300 MHz को लक्ष्य आवृत्तिमा चल्छ। यस DDR9.6 यन्त्रको अधिकतम फ्रिक्वेन्सी 3 MHz छ जसको CAS विलम्बता 800 छ।
तालिका 2-24 ले DDR3 पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ। संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-24। DDR3 उपकरण पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (1 को भाग 4)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
DDR3 x16 (U8)
N3	DDR3_A0	A16	1.5-V SSTL कक्षा I	ठेगाना बस
P7	DDR3_A1	G23	1.5-V SSTL कक्षा I	ठेगाना बस
P3	DDR3_A2	E21	1.5-V SSTL कक्षा I	ठेगाना बस
N2	DDR3_A3	E22	1.5-V SSTL कक्षा I	ठेगाना बस
P8	DDR3_A4	A20	1.5-V SSTL कक्षा I	ठेगाना बस
P2	DDR3_A5	A26	1.5-V SSTL कक्षा I	ठेगाना बस
R8	DDR3_A6	A15	1.5-V SSTL कक्षा I	ठेगाना बस
R2	DDR3_A7	B26	1.5-V SSTL कक्षा I	ठेगाना बस
T8	DDR3_A8	H17	1.5-V SSTL कक्षा I	ठेगाना बस
R3	DDR3_A9	D14	1.5-V SSTL कक्षा I	ठेगाना बस
L7	DDR3_A10	E23	1.5-V SSTL कक्षा I	ठेगाना बस

तालिका 2-24। DDR3 उपकरण पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (2 को भाग 4)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
R7	DDR3_A11	E20	1.5-V SSTL कक्षा I	ठेगाना बस
N7	DDR3_A12	C25	1.5-V SSTL कक्षा I	ठेगाना बस
T3	DDR3_A13	B13	1.5-V SSTL कक्षा I	ठेगाना बस
M2	DDR3_BA0	J18	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
N8	DDR3_BA1	F20	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
M3	DDR3_BA2	D19	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
K3	DDR3_CASN	L20	1.5-V SSTL कक्षा I	पङ्क्ति ठेगाना चयन गर्नुहोस्
K9	DDR3_CKE	C11	1.5-V SSTL कक्षा I	स्तम्भ ठेगाना चयन गर्नुहोस्
J7	DDR3_CLK_P	J20	भिन्नता 1.5-V SSTL कक्षा I	भिन्न आउटपुट घडी
K7	DDR3_CLK_N	H20	भिन्नता 1.5-V SSTL कक्षा I	भिन्न आउटपुट घडी
L2	DDR3_CSN	G17	1.5-V SSTL कक्षा I	चिप चयन गर्नुहोस्
E7	DDR3_DM0	D23	1.5-V SSTL कक्षा I	मास्क बाइट लेन लेख्नुहोस्
D3	DDR3_DM1	D18	1.5-V SSTL कक्षा I	मास्क बाइट लेन लेख्नुहोस्
E3	DDR3_DQ0	A25	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H8	DDR3_DQ1	D22	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F7	DDR3_DQ2	C21	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H7	DDR3_DQ3	C19	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F2	DDR3_DQ4	C20	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
G2	DDR3_DQ5	C22	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F8	DDR3_DQ6	D25	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H3	DDR3_DQ7	D20	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A7	DDR3_DQ8	B24	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
C3	DDR3_DQ9	A21	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A3	DDR3_DQ10	B21	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
D7	DDR3_DQ11	F19	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A2	DDR3_DQ12	C24	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
C2	DDR3_DQ13	B23	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
B8	DDR3_DQ14	E18	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
C8	DDR3_DQ15	A23	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F3	DDR3_DQS_P0	K20	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब पी बाइट लेन ०
G3	DDR3_DQS_N0	J19	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब एन बाइट लेन ०
C7	DDR3_DQS_P1	L18	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब पी बाइट लेन ०
B7	DDR3_DQS_N1	K18	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब एन बाइट लेन ०
K1	DDR3_ODT	H19	1.5-V SSTL कक्षा I	अन-डाइ समाप्ति सक्षम गर्नुहोस्

तालिका 2-24। DDR3 उपकरण पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (3 को भाग 4)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
J3	DDR3_RASN	A24	1.5-V SSTL कक्षा I	पङ्क्ति ठेगाना चयन गर्नुहोस्
T2	DDR3_RESETN	L19	1.5-V SSTL कक्षा I	रिसेट गर्नुहोस्
L3	DDR3_WEN	B22	1.5-V SSTL कक्षा I	सक्षम लेख्नुहोस्
L8	DDR3_ZQ01	-	1.5-V SSTL कक्षा I	ZQ प्रतिबाधा क्यालिब्रेसन
DDR3 x16 (U7)
N3	DDR3_A0	A16	1.5-V SSTL कक्षा I	ठेगाना बस
P7	DDR3_A1	G23	1.5-V SSTL कक्षा I	ठेगाना बस
P3	DDR3_A2	E21	1.5-V SSTL कक्षा I	ठेगाना बस
N2	DDR3_A3	E22	1.5-V SSTL कक्षा I	ठेगाना बस
P8	DDR3_A4	A20	1.5-V SSTL कक्षा I	ठेगाना बस
P2	DDR3_A5	A26	1.5-V SSTL कक्षा I	ठेगाना बस
R8	DDR3_A6	A15	1.5-V SSTL कक्षा I	ठेगाना बस
R2	DDR3_A7	B26	1.5-V SSTL कक्षा I	ठेगाना बस
T8	DDR3_A8	H17	1.5-V SSTL कक्षा I	ठेगाना बस
R3	DDR3_A9	D14	1.5-V SSTL कक्षा I	ठेगाना बस
L7	DDR3_A10	E23	1.5-V SSTL कक्षा I	ठेगाना बस
R7	DDR3_A11	E20	1.5-V SSTL कक्षा I	ठेगाना बस
N7	DDR3_A12	C25	1.5-V SSTL कक्षा I	ठेगाना बस
T3	DDR3_A13	B13	1.5-V SSTL कक्षा I	ठेगाना बस
M2	DDR3_BA0	J18	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
N8	DDR3_BA1	F20	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
M3	DDR3_BA2	D19	1.5-V SSTL कक्षा I	बैंक ठेगाना बस
K3	DDR3_CASN	L20	1.5-V SSTL कक्षा I	पङ्क्ति ठेगाना चयन गर्नुहोस्
K9	DDR3_CKE	AK18	1.5-V SSTL कक्षा I	स्तम्भ ठेगाना चयन गर्नुहोस्
K7	DDR3_CLK_P	J20	1.5-V SSTL कक्षा I	भिन्न आउटपुट घडी
J7	DDR3_CLK_N	H20	1.5-V SSTL कक्षा I	भिन्न आउटपुट घडी
L2	DDR3_CSN	G17	1.5-V SSTL कक्षा I	चिप चयन गर्नुहोस्
E7	DDR3_DM2	A19	1.5-V SSTL कक्षा I	मास्क बाइट लेन लेख्नुहोस्
D3	DDR3_DM3	B14	1.5-V SSTL कक्षा I	मास्क बाइट लेन लेख्नुहोस्
F2	DDR3_DQ16	G18	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F8	DDR3_DQ17	B18	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
E3	DDR3_DQ18	A18	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F7	DDR3_DQ19	F18	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H3	DDR3_DQ20	C14	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
G2	DDR3_DQ21	C17	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H7	DDR3_DQ22	B17	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
H8	DDR3_DQ23	B19	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A2	DDR3_DQ24	C15	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०

तालिका 2-24। DDR3 उपकरण पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (4 को भाग 4)

बोर्ड सन्दर्भ	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
C2	DDR3_DQ25	D17	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
D7	DDR3_DQ26	C12	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A7	DDR3_DQ27	E17	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
A3	DDR3_DQ28	C16	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
C3	DDR3_DQ29	A14	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
B8	DDR3_DQ30	D12	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
C8	DDR3_DQ31	A13	1.5-V SSTL कक्षा I	डाटा बस बाइट लेन ०
F3	DDR3_DQS_P2	K16	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब पी बाइट लेन ०
G3	DDR3_DQS_N2	L16	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब एन बाइट लेन ०
C7	DDR3_DQS_P3	K17	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब पी बाइट लेन ०
B7	DDR3_DQS_N3	J17	भिन्नता 1.5-V SSTL कक्षा I	डाटा स्ट्रोब एन बाइट लेन ०
K1	DDR3_ODT	H19	1.5-V SSTL कक्षा I	अन-डाइ समाप्ति सक्षम गर्नुहोस्
J3	DDR3_RASN	A24	1.5-V SSTL कक्षा I	पङ्क्ति ठेगाना चयन गर्नुहोस्
T2	DDR3_RESETN	L19	1.5-V SSTL कक्षा I	रिसेट गर्नुहोस्
L3	DDR3_WEN	B22	1.5-V SSTL कक्षा I	सक्षम लेख्नुहोस्
L8	DDR3_ZQ2	-	1.5-V SSTL कक्षा I	ZQ प्रतिबाधा क्यालिब्रेसन

LPDDR2 SDRAM
LPDDR2 एक मोबाइल कम पावर DDR2 SDRAM यन्त्र हो जुन 1.2 V मा सञ्चालन हुन्छ। यो इन्टरफेस FPGA यन्त्रको शीर्ष किनारामा रहेको तेर्सो I/O बैंकहरूमा जडान हुन्छ।
उपकरण गति 300 मेगाहर्ट्ज छ। केवल x16 कन्फिगरेसन प्रयोग गरिन्छ यद्यपि बोर्डमा LPDDR2 SDRAM x32 उपकरण हो।
तालिका 2-25 ले LPDDR2 SDRAM पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ।
संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-25। LPDDR2 SDRAM योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U9)	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक	विवरण
AC6	LPDDR2_CA0	Y30	1.2-V HSUL	ठेगाना बस
AB6	LPDDR2_CA1	T30	1.2-V HSUL	ठेगाना बस
AC7	LPDDR2_CA2	W29	1.2-V HSUL	ठेगाना बस
AB8	LPDDR2_CA3	AB29	1.2-V HSUL	ठेगाना बस
AB9	LPDDR2_CA4	W30	1.2-V HSUL	ठेगाना बस
W1	LPDDR2_CA5	U29	1.2-V HSUL	ठेगाना बस
V2	LPDDR2_CA6	AC30	1.2-V HSUL	ठेगाना बस
U1	LPDDR2_CA7	R30	1.2-V HSUL	ठेगाना बस

तालिका 2-25। LPDDR2 SDRAM योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U9)	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक	विवरण
T2	LPDDR2_CA8	T28	1.2-V HSUL	ठेगाना बस
T1	LPDDR2_CA9	T25	1.2-V HSUL	ठेगाना बस
Y2	LPDDR2_CK	V21	विभेदक 1.2-V HSUL	विभेदक आउटपुट घडी P
Y1	LPDDR2_CKN	V22	विभेदक 1.2-V HSUL	विभेदक आउटपुट घडी N
AC3	LPDDR2_CKE	T29	1.2-V HSUL	घडी सक्षम गर्नुहोस्
AB3	LPDDR2_CSN	R26	1.2-V HSUL	चिप चयन गर्नुहोस्
N23	LPDDR2_DM0	AG29	1.2-V HSUL	डाटा मास्क
L23	LPDDR2_DM1	AB27	1.2-V HSUL	डाटा मास्क
AB20	LPDDR2_DM2	-	1.2-V HSUL	डाटा मास्क
B20	LPDDR2_DM3	-	1.2-V HSUL	डाटा मास्क
AA23	LPDDR2_DQ0	AG28	1.2-V HSUL	डाटा बस बाइट लेन ०
Y22	LPDDR2_DQ1	AH30	1.2-V HSUL	डाटा बस बाइट लेन ०
W22	LPDDR2_DQ2	AA28	1.2-V HSUL	डाटा बस बाइट लेन ०
W23	LPDDR2_DQ3	AH29	1.2-V HSUL	डाटा बस बाइट लेन ०
V23	LPDDR2_DQ4	Y28	1.2-V HSUL	डाटा बस बाइट लेन ०
U22	LPDDR2_DQ5	AE30	1.2-V HSUL	डाटा बस बाइट लेन ०
T22	LPDDR2_DQ6	AJ28	1.2-V HSUL	डाटा बस बाइट लेन ०
T23	LPDDR2_DQ7	AD30	1.2-V HSUL	डाटा बस बाइट लेन ०
H22	LPDDR2_DQ8	AC29	1.2-V HSUL	डाटा बस बाइट लेन ०
H23	LPDDR2_DQ9	AF30	1.2-V HSUL	डाटा बस बाइट लेन ०
G23	LPDDR2_DQ10	AA30	1.2-V HSUL	डाटा बस बाइट लेन ०
F22	LPDDR2_DQ11	AE28	1.2-V HSUL	डाटा बस बाइट लेन ०
E22	LPDDR2_DQ12	AF29	1.2-V HSUL	डाटा बस बाइट लेन ०
E23	LPDDR2_DQ13	AD28	1.2-V HSUL	डाटा बस बाइट लेन ०
D23	LPDDR2_DQ14	V27	1.2-V HSUL	डाटा बस बाइट लेन ०
C22	LPDDR2_DQ15	W28	1.2-V HSUL	डाटा बस बाइट लेन ०
AB12	LPDDR2_DQ16	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AC13	LPDDR2_DQ17	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AB14	LPDDR2_DQ18	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AC14	LPDDR2_DQ19	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AB15	LPDDR2_DQ20	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AC16	LPDDR2_DQ21	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AB17	LPDDR2_DQ22	-	1.2-V HSUL	डाटा बस बाइट लेन ०
AC17	LPDDR2_DQ23	-	1.2-V HSUL	डाटा बस बाइट लेन ०
B17	LPDDR2_DQ24	-	1.2-V HSUL	डाटा बस बाइट लेन ०
A17	LPDDR2_DQ25	-	1.2-V HSUL	डाटा बस बाइट लेन ०
A16	LPDDR2_DQ26	-	1.2-V HSUL	डाटा बस बाइट लेन ०
B15	LPDDR2_DQ27	-	1.2-V HSUL	डाटा बस बाइट लेन ०
B14	LPDDR2_DQ28	-	1.2-V HSUL	डाटा बस बाइट लेन ०

तालिका 2-25। LPDDR2 SDRAM योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U9)	योजनाबद्ध संकेत नाम	चक्रवात VE FPGA पिन नम्बर	I/O मानक	विवरण
A14	LPDDR2_DQ29	-	1.2-V HSUL	डाटा बस बाइट लेन ०
A13	LPDDR2_DQ30	-	1.2-V HSUL	डाटा बस बाइट लेन ०
B12	LPDDR2_DQ31	-	1.2-V HSUL	डाटा बस बाइट लेन ०
R23	LPDDR2_DQS0	V26	विभेदक 1.2-V HSUL	डाटा स्ट्रोब पी बाइट लेन ०
P22	LPDDR2_DQSN0	U26	विभेदक 1.2-V HSUL	डाटा स्ट्रोब एन बाइट लेन ०
J22	LPDDR2_DQS1	U27	विभेदक 1.2-V HSUL	डाटा स्ट्रोब पी बाइट लेन ०
K23	LPDDR2_DQSN1	U28	विभेदक 1.2-V HSUL	डाटा स्ट्रोब एन बाइट लेन ०
AB18	LPDDR2_DQS2	-	विभेदक 1.2-V HSUL	डाटा स्ट्रोब पी बाइट लेन ०
AC19	LPDDR2_DQSN2	-	विभेदक 1.2-V HSUL	डाटा स्ट्रोब एन बाइट लेन ०
B18	LPDDR2_DQS3	-	विभेदक 1.2-V HSUL	डाटा स्ट्रोब पी बाइट लेन ०
A19	LPDDR2_DQSN4	-	विभेदक 1.2-V HSUL	डाटा स्ट्रोब एन बाइट लेन ०
P1	LPDDR2_ZQ	-	--V	ZQ प्रतिबाधा क्यालिब्रेसन

EEPROM
यो बोर्डमा 64-Kb EEPROM यन्त्र समावेश छ। यो यन्त्रमा २-तार सिरियल इन्टरफेस बस I2C छ।
तालिका 2-26 ले EEPROM पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ। संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-26। EEPROM योजनाबद्ध संकेत नाम र कार्यहरू

बोर्ड सन्दर्भ (U12)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
1	EEPROM_A0	-	--V	चिप ठेगाना
2	EEPROM_A1	-	--V	चिप ठेगाना
3	EEPROM_A2	-	--V	चिप ठेगाना
5	EEPROM_SDA	AH7	--V	क्रमिक ठेगाना वा डाटा
6	EEPROM_SCL	AG7	--V	क्रमिक घडी
7	EEPROM_WP	-	--V	सुरक्षा इनपुट लेख्नुहोस्

सिंक्रोनस SRAM
विकास बोर्डले कम विलम्बता अनियमित पहुँच क्षमताको साथ निर्देशन र डेटा भण्डारणको लागि 18-Mb मानक सिंक्रोनस SRAM समर्थन गर्दछ। उपकरणसँग 1024K x 18-बिट इन्टरफेस छ। यो यन्त्र साझा FSM बसको भाग हो जुन फ्ल्याश मेमोरी, SRAM, र MAX V CPLD 5M2210 प्रणाली नियन्त्रकमा जडान हुन्छ। उपकरण गति 250 मेगाहर्ट्ज एकल-डेटा-दर छ। यस उपकरणको लागि कुनै न्यूनतम गति छैन। यस इन्टरफेसको सैद्धान्तिक ब्यान्डविथ लगातार फटको लागि 4 Gbps छ। कुनै पनि ठेगानाको लागि पढ्ने विलम्बता दुई घडी हो जबकि लेखन विलम्बता एक घडी हो।

तालिका 2-27 ले SSRAM पिन असाइनमेन्टहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ।

तालिका 2-27। SSRAM पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (1 को भाग 2)

बोर्ड सन्दर्भ (U11)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
86	SRAM_OEN	E7	--V	आउटपुट सक्षम गर्नुहोस्
87	SRAM_WEN	D6	--V	सक्षम लेख्नुहोस्
37	FSM_A1	B11	--V	ठेगाना बस
36	FSM_A2	A11	--V	ठेगाना बस
44	FSM_A3	D9	--V	ठेगाना बस
42	FSM_A4	C10	--V	ठेगाना बस
34	FSM_A5	A10	--V	ठेगाना बस
47	FSM_A6	A9	--V	ठेगाना बस
43	FSM_A7	C9	--V	ठेगाना बस
46	FSM_A8	B8	--V	ठेगाना बस
45	FSM_A9	B7	--V	ठेगाना बस
35	FSM_A10	A8	--V	ठेगाना बस
32	FSM_A11	B6	--V	ठेगाना बस
33	FSM_A12	A6	--V	ठेगाना बस
50	FSM_A13	C7	--V	ठेगाना बस
48	FSM_A14	C6	--V	ठेगाना बस
100	FSM_A15	F13	--V	ठेगाना बस
99	FSM_A16	E13	--V	ठेगाना बस
82	FSM_A17	A5	--V	ठेगाना बस
80	FSM_A18	A4	--V	ठेगाना बस
49	FSM_A19	J7	--V	ठेगाना बस
81	FSM_A20	H7	--V	ठेगाना बस
39	FSM_A21	J9	--V	ठेगाना बस
58	FSM_D0	F16	--V	डाटा बस
59	FSM_D1	E16	--V	डाटा बस
62	FSM_D2	M9	--V	डाटा बस
63	FSM_D3	M8	--V	डाटा बस
68	FSM_D4	F15	--V	डाटा बस
69	FSM_D5	E15	--V	डाटा बस

तालिका 2-27। SSRAM पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (2 को भाग 2)

बोर्ड सन्दर्भ (U11)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
72	FSM_D6	E12	--V	डाटा बस
73	FSM_D7	D13	--V	डाटा बस
23	FSM_D8	J15	--V	डाटा बस
22	FSM_D9	H15	--V	डाटा बस
19	FSM_D10	E11	--V	डाटा बस
18	FSM_D11	D10	--V	डाटा बस
12	FSM_D12	L10	--V	डाटा बस
13	FSM_D13	L9	--V	डाटा बस
8	FSM_D14	G14	--V	डाटा बस
9	FSM_D15	F14	--V	डाटा बस
85	SRAM_ADSCN	E6	--V	ठेगाना स्थिति नियन्त्रक
84	SRAM_ADSPN	J10	--V	ठेगाना स्थिति प्रोसेसर
83	SRAM_ADVN	G6	--V	ठेगाना मान्य
93	SRAM_BWAN	A3	--V	बाइट लेखन चयन गर्नुहोस्
94	SRAM_BWBN	A2	--V	बाइट लेखन चयन गर्नुहोस्
97	SRAM_CE2	-	--V	चिप सक्षम 2
92	SRAM_CE3N	-	--V	चिप सक्षम 3
98	SRAM_CEN	D7	--V	चिप सक्षम 1
89	SRAM_CLK	K10	--V	घडी
88	SRAM_GWN	-	--V	ग्लोबल लेखन सक्षम
31	SRAM_MODE	-	--V	बर्स्ट अनुक्रम चयन
64	SRAM_ZZ	-	--V	पावर स्लीप मोड

फ्ल्यास
विकास बोर्डले FPGA कन्फिगरेसन डेटा, बोर्ड जानकारी, परीक्षण अनुप्रयोग डेटा, र प्रयोगकर्ता कोड ठाउँको गैर-अस्थिर भण्डारणको लागि 512-Mb CFI-कम्प्याटिबल सिंक्रोनस फ्ल्यास उपकरण समर्थन गर्दछ। यो यन्त्र साझा FSM बसको भाग हो जुन फ्ल्याश मेमोरी, SSRAM, र MAX V CPLD 5M2210 प्रणाली नियन्त्रकमा जडान हुन्छ। यो 16-बिट डाटा मेमोरी इन्टरफेसले 52 Mbps प्रति यन्त्रको थ्रुपुटको लागि 832 MHz सम्म बर्स्ट रिड अपरेशनहरू कायम राख्न सक्छ। एकल शब्द बफरको लागि लेखन कार्यसम्पादन 270 μs हो जबकि 800 K एरे ब्लकको लागि मेटाउने समय 128 ms हो। तालिका 2-28 ले फ्ल्यास पिन कार्यहरू, संकेत नामहरू, र कार्यहरू सूचीबद्ध गर्दछ। संकेत नाम र प्रकारहरू I/O सेटिङ र दिशाको सन्दर्भमा चक्रवात VE FPGA सँग सम्बन्धित छन्।

तालिका 2-28। फ्ल्यास पिन असाइनमेन्टहरू, योजनाबद्ध सिग्नल नामहरू, र कार्यहरू (३ को भाग १)

बोर्ड सन्दर्भ (U10)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
F6	FLASH_ADVN	H12	--V	ठेगाना मान्य
B4	FLASH_CEN	H14	--V	चिप सक्षम गर्नुहोस्

बोर्ड सन्दर्भ (U10)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
E6	FLASH_CLK	N12	--V	घडी
F8	FLASH_OEN	L11	--V	आउटपुट सक्षम गर्नुहोस्
F7	FLASH_RDYBSYN	J12	--V	तयार
D4	FLASH_RESETN	K11	--V	रिसेट गर्नुहोस्
G8	FLASH_WEN	P12	--V	सक्षम लेख्नुहोस्
C6	FLASH_WPN	-	--V	सुरक्षा लेख्नुहोस्
A1	FSM_A1	B11	--V	ठेगाना बस
B1	FSM_A2	A11	--V	ठेगाना बस
C1	FSM_A3	D9	--V	ठेगाना बस
D1	FSM_A4	C10	--V	ठेगाना बस
D2	FSM_A5	A10	--V	ठेगाना बस
A2	FSM_A6	A9	--V	ठेगाना बस
C2	FSM_A7	C9	--V	ठेगाना बस
A3	FSM_A8	B8	--V	ठेगाना बस
B3	FSM_A9	B7	--V	ठेगाना बस
C3	FSM_A10	A8	--V	ठेगाना बस
D3	FSM_A11	B6	--V	ठेगाना बस
C4	FSM_A12	A6	--V	ठेगाना बस
A5	FSM_A13	C7	--V	ठेगाना बस
B5	FSM_A14	C6	--V	ठेगाना बस
C5	FSM_A15	F13	--V	ठेगाना बस
D7	FSM_A16	E13	--V	ठेगाना बस
D8	FSM_A17	A5	--V	ठेगाना बस
A7	FSM_A18	A4	--V	ठेगाना बस
B7	FSM_A19	J7	--V	ठेगाना बस
C7	FSM_A20	H7	--V	ठेगाना बस
C8	FSM_A21	J9	--V	ठेगाना बस
A8	FSM_A22	H9	--V	ठेगाना बस
G1	FSM_A23	G9	--V	ठेगाना बस
H8	FSM_A24	F8	--V	ठेगाना बस
B6	FSM_A25	E8	--V	ठेगाना बस
B8	FSM_A26	D8	--V	ठेगाना बस
F2	FSM_D0	F16	--V	डाटा बस
E2	FSM_D1	E16	--V	डाटा बस
G3	FSM_D2	M9	--V	डाटा बस
E4	FSM_D3	M8	--V	डाटा बस
E5	FSM_D4	F15	--V	डाटा बस
G5	FSM_D5	E15	--V	डाटा बस
G6	FSM_D6	E12	--V	डाटा बस

बोर्ड सन्दर्भ (U10)	योजनाबद्ध संकेत नाम	चक्रवात V E FPGA पिन नम्बर	I/O मानक	विवरण
H7	FSM_D7	D13	--V	डाटा बस
E1	FSM_D8	J15	--V	डाटा बस
E3	FSM_D9	H15	--V	डाटा बस
F3	FSM_D10	E11	--V	डाटा बस
F4	FSM_D11	D10	--V	डाटा बस
F5	FSM_D12	L10	--V	डाटा बस
H5	FSM_D13	L9	--V	डाटा बस
G7	FSM_D14	G14	--V	डाटा बस
E7	FSM_D15	F14	--V	डाटा बस

विद्युत आपूर्ति
तपाईंले ल्यापटप-शैली DC पावर इनपुटबाट विकास बोर्डलाई पावर अप गर्न सक्नुहुन्छ। इनपुट भोल्युमtage 14 V देखि 20 V को दायरामा, 4.3 A को वर्तमान, र अधिकतम वाट हुनुपर्छ।tag65 W को e। DC भोल्युमtage त्यसपछि बोर्ड कम्पोनेन्टहरूद्वारा प्रयोग गरिने विभिन्न पावर रेलहरूमा स्टेप डाउन गरिन्छ र HSMC कनेक्टरहरूमा स्थापना गरिन्छ। एक अन-बोर्ड बहु-च्यानल एनालग-देखि-डिजिटल कन्भर्टर (ADC) ले धेरै विशिष्ट बोर्ड रेलहरूको लागि वर्तमान मापन गर्दछ।

शक्ति वितरण प्रणाली
चित्र २–९ ले विकास बोर्डमा विद्युत वितरण प्रणाली देखाउँछ। नियामकको असक्षमता र साझेदारी देखाइएको धाराहरूमा प्रतिबिम्बित हुन्छ, जुन रूढ़िवादी पूर्ण अधिकतम स्तर हो।

चित्र २-९। विद्युत वितरण प्रणाली

शक्ति मापन
त्यहाँ आठ पावर सप्लाई रेलहरू छन् जसमा 24-बिट भिन्नता ADC यन्त्रहरू प्रयोग गरेर अन-बोर्ड वर्तमान सेन्स क्षमताहरू छन्। परिशुद्धता सेन्स प्रतिरोधकहरूले ADC यन्त्रहरू र रेलहरू ADC को लागि प्राथमिक आपूर्ति विमानबाट वर्तमान मापन गर्न विभाजित गर्दछ। SPI बसले यी ADC यन्त्रहरूलाई MAX V CPLD 5M2210 प्रणाली नियन्त्रकमा जडान गर्दछ।

चित्र 2-10 ले पावर मापन सर्किटरीको लागि ब्लक रेखाचित्र देखाउँछ।

चित्र 2-10। पावर मापन सर्किट

तालिका 2-29 ले लक्षित रेलहरू सूचीबद्ध गर्दछ। योजनाबद्ध संकेत नाम स्तम्भले मापन भइरहेको रेलको नाम निर्दिष्ट गर्दछ जबकि उपकरण पिन स्तम्भले रेलमा संलग्न यन्त्रहरू निर्दिष्ट गर्दछ।

तालिका 2-29। पावर मापन रेलहरू

च्यानल	योजनाबद्ध संकेत नाम	भोल्युमtage (V)	यन्त्र पिन	विवरण
1	VCC	1.1	VCC	FPGA कोर शक्ति
2	VCCAUX	2.5	VCC_AUX	सहायक
3	VCCA_FPLL	2.5	VCCA_FPLL	PLL एनालग शक्ति
			VCCPD3B4A,
			VCCPD5A, VCCPD5B, VCCPD6A,	I/O प्रि-ड्राइभर बैंकहरू 3B, 4A, 5A, 5B, 6A, 7A, र 8A
5	VCCIO_VCCPD_2.5V	2.5	VCCPD7A8A
			VCCIO3B,
			VCCIO6A, VCCIO7A,	VCC I/O बैंकहरू 3B, 6A, 7A, र 8A
			VCCIO8A
7	VCCIO_1.2V	1.2	VCCIO5A, VCCIO5B,	VCC I/O बैंकहरू 5A र 5B (LPDDR2)
8	VCCIO_1.5V	1.5	VCCIO_4A	VCC I/O बैंक 4A (DDR3)

बोर्ड अवयव सन्दर्भ

यस अध्यायले चक्रवात VE FPGA विकास बोर्ड कम्पोनेन्टहरू, निर्माण जानकारी, र बोर्ड अनुपालन कथनहरू वर्णन गर्दछ।

बोर्ड घटक
तालिकाले विकास बोर्डमा सबै कम्पोनेन्टहरूको कम्पोनेन्ट सन्दर्भ र निर्माण जानकारी सूचीबद्ध गर्दछ।

तालिका ३-१। कम्पोनेन्ट सन्दर्भ र निर्माण जानकारी

बोर्ड सन्दर्भ	कम्पोनेन्ट	निर्माता	निर्माण भाग नम्बर	निर्माता Webसाइट
U1	FPGA, चक्रवात VE F896, 149,500 लेस, लीडफ्री	Altera निगम	5CEFA7F31I7N	www.altera.com
U13	MAX V CPLD 5M2210 प्रणाली नियन्त्रक	Altera निगम	5M2210ZF256I5N	www.altera.com
U18	उच्च गति USB परिधीय नियन्त्रक	साइप्रस	CY7C68013A	www.cypress.com
D1-D16, D18-D31,	हरियो एलईडी	Lumex Inc।	SML-LXT0805GW-TR	www.lumex.com
D17	रातो एलईडी	Lumex Inc।	SML-LXT0805IW-TR	www.lumex.com
D35	निलो एलईडी	Lumex Inc।	SML-LX0805USBC-TR	www.lumex.com
SW1-SW4	चार-स्थित DIP स्विचहरू	C&K कम्पोनेन्ट्स/ ITT उद्योगहरू	TDA04H0SB1	www.ittcannon.com
S1-S8	बटन थिच्नुहोस्	Panasonic	EVQPAC07K	www.panasonic.com
S5	स्लाइड स्विच	ई-स्विच	EG2201A	www.e-switch.com
X1	प्रोग्रामेबल LVDS घडी 125M पूर्वनिर्धारित	सिलिकन ल्याबहरू	570FAB000973DG	www.silabs.com
X3	100 मेगाहर्ट्ज क्रिस्टल ओसिलेटर, ± 50 पीपीएम, CMOS, 2.5 V	सिलिकन ल्याबहरू	510GBA100M000BAGx	www.silabs.com
X2	50 मेगाहर्ट्ज क्रिस्टल ओसिलेटर, ± 50 पीपीएम, CMOS, 2.5 V	सिलिकन ल्याबहरू	510GBA50M0000BAGx	www.silabs.com
J12	महिला कोण PCB WR-DSUB 9-पिन कनेक्टर	वर्थ इलेक्ट्रोनिक	618009231121	www.we-online.com
U21	USB-to-UART पुल	सिलिकन ल्याबहरू	CP2104	www.silabs.com
J14	2 × 7 पिन LCD सकेट पट्टी	सामटेक	TSM-107-07-GD	www.samtec.com
J14	2×16 वर्ण LCD, 5×8 डट म्याट्रिक्स	Lumex Inc।	LCM-S01602DSR/C	www.lumex.com
U14, U15	इथरनेट PHY BASE-T उपकरणहरू	Marvell अर्धचालक	88E1111-B2- CAA1C000	www.marvell.com
J8, J9	RJ-45 कनेक्टरहरू, 10/100/1000 Mbps	वर्थ इलेक्ट्रोनिक	०,३२ए	www.we-online.com
J7	HSMC, QSH-DP परिवार उच्च गति सकेट को अनुकूलन संस्करण।	सामटेक	ASP-122953-01	www.samtec.com
U20	RS-232 दोहोरो ट्रान्सीभर	रैखिक प्रविधि	LTC2803-1	www.linear.com

तालिका ३-१। कम्पोनेन्ट सन्दर्भ र निर्माण जानकारी

बोर्ड सन्दर्भ	कम्पोनेन्ट	निर्माता	निर्माण भाग नम्बर	निर्माता Webसाइट
U12	64-Kb EEPROM	माइक्रोचिप	24AA64	www.microchip.com
J15, J16	२ x ८ डिबग हेडरहरू	सामटेक	TSM-108-01-L-DV	www.samtec.com
U7, U8	16M × 16 × 8, 256-MB DDR3 SDRAM	माइक्रोन	MT41J128M16	www.micron.com
U9	16M × 32 × 8, 512-MB LPDDR2 SDRAM	माइक्रोन	MT42L128M32	www.micron.com
U11	1024K × 18 बिट 18-Mb सिंक्रोनस SRAM	एकीकृत सिलिकन समाधान, इंक।	IS61VPS102418A- 250TQL	www.issi.com
U10	512-Mb सिंक्रोनस फ्लैश	नुमोनीक्स	PC28F512P30BF	www.numonyx.com
U35	16-च्यानल भिन्नता 24-बिट ADC	रैखिक प्रविधि	LTC2418CGN#PBF	www.linear.com

चीन-RoHS अनुपालनको कथन

तालिका 3-2 ले किटमा समावेश गरिएका खतरनाक पदार्थहरू सूचीबद्ध गर्दछ।

तालिका ३-२। खतरनाक पदार्थहरूको नाम र एकाग्रता नोटहरूको तालिका (3), (2)

भाग नाम	नेतृत्व (पीबी)	क्याडमियम (सीडी)	हेक्साभैलेन्ट क्रोमियम (Cr6 +)	बुध (Hg)	पोलिब्रोमिनेटेड बाइफेनिल्स (PBB)	पोलिब्रोमिनेटेड डिफेनिल ईथर्स (PBDE)
चक्रवात VE विकास बोर्ड	X*	0	0	0	0	0
15V बिजुली आपूर्ति	0	0	0	0	0	0
AB USB केबल टाइप गर्नुहोस्	0	0	0	0	0	0
प्रयोगकर्ता गाइड	0	0	0	0	0	0

तालिका 3-2 मा टिप्पणीहरू:

० ले संकेत गर्दछ कि भागहरूमा सबै एकरूप सामग्रीहरूमा खतरनाक पदार्थको एकाग्रता SJ/T0-11363 मानकको सान्दर्भिक थ्रेसहोल्ड भन्दा तल छ।
X* ले संकेत गर्दछ कि भागहरूमा कम्तिमा सबै एकरूप सामग्रीहरू मध्ये एकको खतरनाक पदार्थको एकाग्रता SJ/T11363-2006 मानकको सान्दर्भिक थ्रेसहोल्ड भन्दा माथि छ, तर यो EU RoHS द्वारा छुट छ।

CE EMI अनुरूप सावधानी
यो विकास किट Directive 2004/108/EC द्वारा अनिवार्य गरिएको सान्दर्भिक मापदण्डहरू अनुरूप डेलिभर गरिएको छ। प्रोग्रामेबल तर्क उपकरणहरूको प्रकृतिको कारणले, यो उपकरणको लागि स्थापित सीमा नाघ्ने इलेक्ट्रोम्याग्नेटिक हस्तक्षेप (EMI) उत्पन्न गर्ने तरिकामा किट परिमार्जन गर्न प्रयोगकर्ताको लागि सम्भव छ। डेलिभर गरिएको सामग्रीमा परिमार्जनको परिणामको रूपमा हुने कुनै पनि EMI प्रयोगकर्ताको जिम्मेवारी हो।

अतिरिक्त जानकारी

यस अध्यायले कागजात र Altera बारे थप जानकारी प्रदान गर्दछ।

बोर्ड संशोधन इतिहास
निम्न तालिकाले चक्रवात VE FPGA विकास बोर्डका सबै विमोचनहरूको संस्करणहरू सूचीबद्ध गर्दछ।

रिलीज मिति	संस्करण	विवरण
मार्च २०२४	उत्पादन सिलिकन	■ नयाँ बोर्ड संशोधन। नयाँ उपकरण भाग नम्बर—5CEFA7F31I7N। ■ बोर्डले CE अनुपालन परीक्षण पास गर्यो।
नोभेम्बर २०२३	इन्जिनियरिङ सिलिकन	प्रारम्भिक रिलीज।

कागजात संशोधन इतिहास
निम्न तालिकाले यस कागजातको लागि संशोधन इतिहास सूचीबद्ध गर्दछ।

मिति	संस्करण	परिवर्तनहरू
अगस्त २०२३	1.4	घडी आउटपुट SMA कनेक्टरको लागि बोर्ड स्थान सही "माview को चक्रवात VE FPGA विकास बोर्ड सुविधाहरू" पृष्ठ 2-2 मा.
जनवरी २०२४	1.3	सही ENETA_RX_DV पिन नम्बर मा तालिका 2-20 पृष्ठ 2-25 मा.
सेप्टेम्बर २०२४	1.2	■ यसमा लिङ्क थपियो Altera डिजाइन स्टोर in "MAX V CPLD 5M2210 प्रणाली नियन्त्रक" सक्रिय पृष्ठ 2-5. ■ सच्याइएको उपकरण लेबल भित्र पृष्ठ 2-5 मा चित्र 2-15.
मार्च २०२४	1.1	■ उत्पादन सिलिकन रिलीजको लागि FPGA उपकरण भाग नम्बर परिमार्जन गरियो। ■ को बारेमा एउटा खण्ड थपियो पृष्ठ 3-2 मा "CE EMI अनुरूप सावधानी".
नोभेम्बर २०२३	1.0	प्रारम्भिक रिलीज।

टाइपोग्राफिक कन्भेन्सनहरू
निम्न तालिकाले यो कागजात प्रयोग गर्ने टाइपोग्राफिक कन्भेन्सनहरू देखाउँछ।

भिजुअल क्यु	अर्थ
प्रारम्भिक पूंजीको साथ बोल्ड प्रकार पत्रहरू	आदेश नामहरू, संवाद बाकस शीर्षकहरू, संवाद बाकस विकल्पहरू, र अन्य GUI लेबलहरू संकेत गर्नुहोस्। पूर्वका लागिampले, यस रूपमा बचत गर्नुहोस् संवाद बक्स। GUI तत्वहरूको लागि, पूंजीकरण GUI सँग मेल खान्छ।
बोल्ड प्रकार	डाइरेक्टरी नामहरू, परियोजना नामहरू, डिस्क ड्राइभ नामहरू, file नामहरू, file नाम विस्तारहरू, सफ्टवेयर उपयोगिता नामहरू, र GUI लेबलहरू। पूर्वका लागिampले, \qdesigns निर्देशिका, D: ड्राइभ, र chiptrip.gdf file.
प्रारम्भिक क्यापिटल अक्षरहरूको साथ इटालिक प्रकार	कागजात शीर्षकहरू संकेत गर्नुहोस्। पूर्वका लागिampले, स्ट्र्याटिक्स IV डिजाइन दिशानिर्देशहरू.

चक्रवात VE FPGA विकास बोर्ड

सन्दर्भ पुस्तिका

अगस्त 2017 Altera निगम

कागजातहरू / स्रोतहरू

ALTERA चक्रवात V E FPGA विकास बोर्ड [pdf] प्रयोगकर्ता पुस्तिका
चक्रवात VE FPGA विकास बोर्ड, चक्रवात, VE FPGA विकास बोर्ड, FPGA विकास बोर्ड, विकास बोर्ड, बोर्ड

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

ALTERA चक्रवात V E FPGA विकास बोर्ड

उत्पादन जानकारी

उत्पादन उपयोग निर्देशन

FAQs

माथिview

विकास बोर्ड ब्लक रेखाचित्र

बोर्ड घटक

बोर्ड ओभरview

बोर्ड अवयव सन्दर्भ

अतिरिक्त जानकारी

कागजातहरू / स्रोतहरू

सन्दर्भहरू

सम्बन्धित पोस्टहरू

एक टिप्पणी छोड्नुहोस्

जवाफ रद्द गर्नुहोस्