altera Nios V एम्बेडेड प्रोसेसर प्रयोगकर्ता गाइड

Nios® V इम्बेडेड प्रोसेसरको बारेमा
१.१. Altera® FPGA र एम्बेडेड प्रोसेसरहरूview
अल्टेरा FPGA उपकरणहरूले धेरै विकल्पहरू प्रदान गर्दै पूर्ण माइक्रोप्रोसेसरको रूपमा काम गर्ने तर्क लागू गर्न सक्छन्।
डिस्क्रिट माइक्रोप्रोसेसरहरू र Altera FPGA बीचको एउटा महत्त्वपूर्ण भिन्नता यो हो कि Altera FPGA कपडाले पावर अप गर्दा कुनै तर्क राख्दैन। Nios® V प्रोसेसर RISC-V स्पेसिफिकेशनमा आधारित नरम बौद्धिक सम्पत्ति (IP) प्रोसेसर हो। Nios V प्रोसेसरमा आधारित प्रणालीमा सफ्टवेयर चलाउनु अघि, तपाईंले Nios V प्रोसेसर भएको हार्डवेयर डिजाइनको साथ Altera FPGA उपकरण कन्फिगर गर्नुपर्छ। डिजाइनको आवश्यकताहरूमा निर्भर गर्दै, तपाईंले Nios V प्रोसेसरलाई Altera FPGA मा जहाँसुकै राख्न सक्नुहुन्छ।

तपाईंको Altera® FPGA IP-आधारित इम्बेडेड प्रणालीलाई एक अलग माइक्रोप्रोसेसर-आधारित प्रणालीको रूपमा व्यवहार गर्न सक्षम बनाउन, तपाईंको प्रणालीमा निम्न समावेश हुनुपर्छ: · AJTAG Altera FPGA कन्फिगरेसन, हार्डवेयर र सफ्टवेयरलाई समर्थन गर्ने इन्टरफेस
डिबगिङ · पावर-अप अल्टेरा FPGA कन्फिगरेसन संयन्त्र
यदि तपाईंको प्रणालीमा यी क्षमताहरू छन् भने, तपाईंले Altera FPGA मा लोड गरिएको पूर्व-परीक्षण गरिएको हार्डवेयर डिजाइनबाट आफ्नो डिजाइनलाई परिष्कृत गर्न सुरु गर्न सक्नुहुन्छ। Altera FPGA प्रयोग गर्नाले तपाईंलाई समस्याहरू समाधान गर्न वा नयाँ कार्यक्षमता थप्नको लागि आफ्नो डिजाइनलाई द्रुत रूपमा परिमार्जन गर्न पनि अनुमति दिन्छ। तपाईंले आफ्नो प्रणालीको J प्रयोग गरेर Altera FPGA पुन: कन्फिगर गरेर यी नयाँ हार्डवेयर डिजाइनहरू सजिलै परीक्षण गर्न सक्नुहुन्छ।TAG इन्टरफेस।
द जेTAG इन्टरफेसले हार्डवेयर र सफ्टवेयर विकासलाई समर्थन गर्दछ। तपाईंले J प्रयोग गरेर निम्न कार्यहरू गर्न सक्नुहुन्छTAG इन्टरफेस: · Altera FPGA कन्फिगर गर्नुहोस् · सफ्टवेयर डाउनलोड र डिबग गर्नुहोस् · UART-जस्तो इन्टरफेस मार्फत Altera FPGA सँग सञ्चार गर्नुहोस् (JTAG UART
टर्मिनल) · डिबग हार्डवेयर (सिग्नल ट्याप एम्बेडेड लजिक विश्लेषकको साथ) · प्रोग्राम फ्ल्यास मेमोरी
तपाईंले Nios V प्रोसेसर-आधारित डिजाइनको साथ Altera FPGA कन्फिगर गरेपछि, सफ्टवेयर विकास प्रवाह डिस्क्रिट माइक्रोकन्ट्रोलर डिजाइनहरूको प्रवाह जस्तै हुन्छ।

सम्बन्धित जानकारी · AN 985: Nios V प्रोसेसर ट्यूटोरियल
साधारण Nios V प्रोसेसर प्रणाली सिर्जना गर्ने र Hello World अनुप्रयोग चलाउने बारे द्रुत सुरुवात गाइड।
© Altera Corporation. Altera, Altera लोगो, `a' लोगो, र अन्य Altera चिन्हहरू Altera Corporation का ट्रेडमार्क हुन्। Altera ले सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित राख्छ। Altera ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व लिँदैन, Altera द्वारा लिखित रूपमा स्पष्ट रूपमा सहमति जनाएको बाहेक। Altera ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

१. Nios® V इम्बेडेड प्रोसेसर ७२६९५२ को बारेमा | २०२५.०७.१६
· Nios V प्रोसेसर सन्दर्भ पुस्तिकाले Nios V प्रोसेसर प्रदर्शन बेन्चमार्क, प्रोसेसर वास्तुकला, प्रोग्रामिङ मोडेल, र कोर कार्यान्वयनको बारेमा जानकारी प्रदान गर्दछ।
· एम्बेडेड पेरिफेरल्स आईपी प्रयोगकर्ता गाइड · निओस भी प्रोसेसर सफ्टवेयर डेभलपर ह्यान्डबुक

Nios V प्रोसेसर सफ्टवेयर विकास वातावरण, उपलब्ध उपकरणहरू, र Nios V प्रोसेसरमा चलाउन सफ्टवेयर निर्माण गर्ने प्रक्रिया वर्णन गर्दछ। · Ashling* RiscFree* Altera FPGAs को लागि एकीकृत विकास वातावरण (IDE) प्रयोगकर्ता गाइड Altera FPGAs आर्म*-आधारित HPS र Nios V कोर प्रोसेसरको लागि RiscFree* एकीकृत विकास वातावरण (IDE) वर्णन गर्दछ। · Nios V प्रोसेसर Altera FPGA IP रिलीज नोट्स
१.२। Quartus® प्राइम सफ्टवेयर समर्थन
Nios V प्रोसेसर निर्माण प्रवाह Quartus® Prime Pro Edition सफ्टवेयर र Quartus Prime Standard Edition सफ्टवेयरको लागि फरक छ। भिन्नताहरूको बारेमा थप जानकारीको लागि AN 980: Nios V प्रोसेसर Quartus Prime सफ्टवेयर समर्थन हेर्नुहोस्।
सम्बन्धित जानकारी AN 980: Nios V प्रोसेसर क्वार्टस प्राइम सफ्टवेयर समर्थन
१.३. Nios V प्रोसेसर लाइसेन्सिङ
प्रत्येक Nios V प्रोसेसर भेरियन्टको आफ्नै लाइसेन्स कुञ्जी हुन्छ। एकपटक तपाईंले लाइसेन्स कुञ्जी प्राप्त गरेपछि, तपाईंले म्याद सकिने मिति सम्म सबै Nios V प्रोसेसर परियोजनाहरूको लागि उही लाइसेन्स कुञ्जी प्रयोग गर्न सक्नुहुन्छ। तपाईंले शून्य लागतमा Nios V प्रोसेसर Altera FPGA IP लाइसेन्स प्राप्त गर्न सक्नुहुन्छ।
Nios V प्रोसेसर लाइसेन्स कुञ्जी सूची Altera FPGA स्व-सेवा लाइसेन्सिङ केन्द्रमा उपलब्ध छ। मूल्याङ्कन वा नि:शुल्क लाइसेन्सको लागि साइन अप ट्याबमा क्लिक गर्नुहोस्, र अनुरोध गर्न सम्बन्धित विकल्पहरू चयन गर्नुहोस्।
चित्र १. अल्टेरा FPGA स्व-सेवा लाइसेन्सिङ केन्द्र

लाइसेन्स कुञ्जीहरूको साथ, तपाईं गर्न सक्नुहुन्छ:
प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

१. Nios® V इम्बेडेड प्रोसेसर ७२६९५२ को बारेमा | २०२५.०७.१६
· तपाईंको प्रणाली भित्र Nios V प्रोसेसर लागू गर्नुहोस्। · Nios V प्रोसेसर प्रणालीको व्यवहार अनुकरण गर्नुहोस्। · आकार र गति जस्ता डिजाइनको कार्यक्षमता प्रमाणित गर्नुहोस्। · उपकरण प्रोग्रामिङ उत्पन्न गर्नुहोस् files. · उपकरण प्रोग्राम गर्नुहोस् र हार्डवेयरमा डिजाइन प्रमाणित गर्नुहोस्।
Altera FPGA हरूको लागि Ashling* RiscFree* IDE मा सफ्टवेयर विकास गर्न तपाईंलाई इजाजतपत्रको आवश्यकता पर्दैन।
सम्बन्धित जानकारी · अल्टेरा FPGA स्व-सेवा लाइसेन्सिङ केन्द्र
Nios V प्रोसेसर Altera FPGA IP लाइसेन्स कुञ्जीहरू प्राप्त गर्ने बारे थप जानकारीको लागि। · Altera FPGA सफ्टवेयर स्थापना र इजाजतपत्र Altera FPGA सफ्टवेयरको इजाजतपत्र र निश्चित इजाजतपत्र र नेटवर्क इजाजतपत्र सर्भर सेटअप गर्ने बारे थप जानकारीको लागि।
१.४. इम्बेडेड सिस्टम डिजाइन
निम्न चित्रले हार्डवेयर र सफ्टवेयर विकास दुवै सहित सरलीकृत Nios V प्रोसेसर आधारित प्रणाली डिजाइन प्रवाहलाई चित्रण गर्दछ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

१. Nios® V इम्बेडेड प्रोसेसर ७२६९५२ को बारेमा | २०२५.०७.१६

चित्र १।

Nios V प्रोसेसर प्रणाली डिजाइन प्रवाह
प्रणाली अवधारणा

प्रणाली आवश्यकताहरूको विश्लेषण गर्नुहोस्

निओस® भि
प्रोसेसर कोर र मानक कम्पोनेन्टहरू

प्रणाली परिभाषित र उत्पन्न गर्नुहोस्
प्लेटफर्म डिजाइनर

हार्डवेयर प्रवाह: इन्टेल क्वार्टस प्राइम परियोजनालाई एकीकृत र संकलन गर्नुहोस्

सफ्टवेयर फ्लो: Nios V प्रस्ताव सफ्टवेयर विकास र निर्माण गर्नुहोस्

हार्डवेयर प्रवाह: FPGA डिजाइन डाउनलोड गर्नुहोस्
लक्षित बोर्डमा

सफ्टवेयर प्रवाह: Nios V प्रोसेसर सफ्टवेयरको परीक्षण र डिबग गर्नुहोस्

सफ्टवेयरले स्पेक पूरा गर्दैन?
हो
हार्डवेयर छैन? हो
प्रणाली पूरा

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

६८३७१९ | 726952 प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन

चित्र १।

निम्न रेखाचित्रले एक विशिष्ट Nios V प्रोसेसर हार्डवेयर डिजाइनलाई चित्रण गर्दछ। Nios V प्रोसेसर प्रणाली हार्डवेयर डिजाइन प्रवाह

सुरु गर्नुहोस्

Nios V कोर र मानक कम्पोनेन्टहरू

Nios V आधारित प्रणाली डिजाइन गर्न प्लेटफर्म डिजाइनर प्रयोग गर्नुहोस्
प्लेटफर्म डिजाइनर डिजाइन उत्पन्न गर्नुहोस्

इन्टेल क्वार्टस प्राइम प्रोजेक्टसँग प्लेटफर्म डिजाइनर प्रणाली एकीकृत गर्नुहोस्
पिन स्थानहरू, समय आवश्यकताहरू, र अन्य डिजाइन बाधाहरू तोक्नुहोस्
इन्टेल क्वार्टस प्राइममा लक्षित उपकरणको लागि हार्डवेयर कम्पाइल गर्नुहोस्

डाउनलोड गर्न तयार
२.१. प्लेटफर्म डिजाइनरसँग Nios V प्रोसेसर प्रणाली डिजाइन सिर्जना गर्दै
क्वार्टस प्राइम सफ्टवेयरमा प्लेटफर्म डिजाइनर प्रणाली एकीकरण उपकरण समावेश छ जसले Nios V प्रोसेसर IP कोर र अन्य IP हरूलाई Altera FPGA प्रणाली डिजाइनमा परिभाषित र एकीकृत गर्ने कार्यलाई सरल बनाउँछ। प्लेटफर्म डिजाइनरले स्वचालित रूपमा निर्दिष्ट उच्च-स्तरीय जडानबाट इन्टरकनेक्ट तर्क सिर्जना गर्दछ। इन्टरकनेक्ट स्वचालनले प्रणाली-स्तर HDL जडानहरू निर्दिष्ट गर्ने समय-खपत गर्ने कार्यलाई हटाउँछ।
© Altera Corporation. Altera, Altera लोगो, `a' लोगो, र अन्य Altera चिन्हहरू Altera Corporation का ट्रेडमार्क हुन्। Altera ले सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित राख्छ। Altera ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व लिँदैन, Altera द्वारा लिखित रूपमा स्पष्ट रूपमा सहमति जनाएको बाहेक। Altera ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२

प्रणाली हार्डवेयर आवश्यकताहरूको विश्लेषण गरेपछि, तपाईंले Nios V प्रोसेसर कोर, मेमोरी, र तपाईंको प्रणालीलाई आवश्यक पर्ने अन्य कम्पोनेन्टहरू निर्दिष्ट गर्न क्वार्टस प्राइम प्रयोग गर्नुहुन्छ। प्लेटफर्म डिजाइनरले हार्डवेयर प्रणालीमा कम्पोनेन्टहरू एकीकृत गर्न स्वचालित रूपमा इन्टरकनेक्ट तर्क उत्पन्न गर्दछ।

२.१.१. Nios V प्रोसेसर Altera FPGA IP स्थापना गर्दै

तपाईंले प्लेटफर्म डिजाइनर आईपी क्याटलग प्रोसेसर र पेरिफेरल्स इम्बेडेड प्रोसेसरहरूमा कुनै पनि प्रोसेसर आईपी कोरहरू स्थापना गर्न सक्नुहुन्छ।

प्रत्येक प्रोसेसरको आईपी कोरले यसको अद्वितीय वास्तुकलाको आधारमा फरक कन्फिगरेसन विकल्पहरूलाई समर्थन गर्दछ। तपाईं आफ्नो डिजाइन आवश्यकताहरू राम्रोसँग मिलाउन यी कन्फिगरेसनहरू परिभाषित गर्न सक्नुहुन्छ।

तालिका १।

कोर भेरियन्टहरूमा कन्फिगरेसन विकल्पहरू

कन्फिगरेसन विकल्प

Nios V/C प्रोसेसर

Nios V/m प्रोसेसर

डिबग प्रयोग रिसेट अनुरोध

—

पासो, अपवाद, र अवरोधहरू

CPU वास्तुकला

ECC

क्यास, परिधीय क्षेत्र र TCM हरू

—

अनुकूलन निर्देशनहरू

—

लकस्टेप

—

Nios V/g प्रोसेसर

२.१.१.१. Nios V/c कम्प्याक्ट माइक्रोकन्ट्रोलर Altera FPGA IP स्थापना गर्दै चित्र ४. Nios V/c कम्प्याक्ट माइक्रोकन्ट्रोलर Altera FPGA IP

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२.१.१.१.१.१. CPU आर्किटेक्चर ट्याब

तालिका १।

CPU आर्किटेक्चर ट्याब

सुविधा

विवरण

Avalon® इन्टरफेस सक्षम गर्नुहोस् निर्देशन प्रबन्धक र डेटा प्रबन्धकको लागि Avalon इन्टरफेस सक्षम पार्छ। यदि असक्षम पारिएको छ भने, प्रणालीले AXI4-Lite इन्टरफेस प्रयोग गर्दछ।

mhartid CSR मान

· अमान्य IP विकल्प। · Nios V/c प्रोसेसरमा mhartid CSR मान प्रयोग नगर्नुहोस्।

२.१.१.१.२. रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

तालिका १।

रिसेट अनुरोध ट्याब प्यारामिटर प्रयोग गर्नुहोस्

रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

विवरण

रिसेट अनुरोध इन्टरफेस थप्नुहोस्

· स्थानीय रिसेट पोर्टहरू खुला गर्न यो विकल्प सक्षम गर्नुहोस् जहाँ स्थानीय मास्टरले Nios V प्रोसेसर प्रणालीमा अन्य कम्पोनेन्टहरूलाई असर नगरी Nios V प्रोसेसरलाई रिसेट गर्न ट्रिगर गर्न प्रयोग गर्न सक्छ।
· रिसेट इन्टरफेसमा इनपुट रिसेट्रेक सिग्नल र आउटपुट ack सिग्नल हुन्छ।
· तपाईंले resetreq सिग्नल दाबी गरेर Nios V प्रोसेसर कोरमा रिसेट अनुरोध गर्न सक्नुहुन्छ।
· प्रोसेसरले ack सिग्नल दाबी नगरेसम्म रिसेट्रेक सिग्नल दाबी नै रहनुपर्छ। सिग्नल दाबी नराख्दा प्रोसेसर गैर-निर्धारणात्मक अवस्थामा हुन सक्छ।
· Nios V प्रोसेसरले ack सिग्नल दाबी गरेर रिसेट सफल भएको प्रतिक्रिया दिन्छ।
· प्रोसेसर सफलतापूर्वक रिसेट गरिसकेपछि, रिसेट्रेक सिग्नलको डि-एसेरेसन नभएसम्म ack सिग्नलको एसेरेसन धेरै पटक आवधिक रूपमा हुन सक्छ।

२.१.१.१.३. पासो, अपवाद, र अवरोधहरू ट्याब

तालिका १।

ट्र्यापहरू, अपवादहरू, र अवरोधहरू ट्याब प्यारामिटरहरू

पासो, अपवाद, र अवरोधहरू

विवरण

एजेन्ट रिसेट गर्नुहोस्

अफसेट रिसेट गर्नुहोस्

नोट:

प्लेटफर्म डिजाइनरले एउटा एब्सोल्युट विकल्प प्रदान गर्दछ, जसले तपाईंलाई रिसेट अफसेटमा एउटा एब्सोल्युट ठेगाना निर्दिष्ट गर्न अनुमति दिन्छ। रिसेट भेक्टर भण्डारण गर्ने मेमोरी प्रोसेसर प्रणाली र उपप्रणालीहरू बाहिर अवस्थित हुँदा यो विकल्प प्रयोग गर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२.१.१.१.४। ECC ट्याब

तालिका १।

ECC ट्याब

ECC

त्रुटि पत्ता लगाउने र स्थिति रिपोर्टिङ सक्षम गर्नुहोस्

विवरण
· Nios V प्रोसेसर आन्तरिक RAM ब्लकहरूको लागि ECC सुविधा लागू गर्न यो विकल्प सक्षम गर्नुहोस्। · ECC सुविधाहरूले २-बिट त्रुटिहरू पत्ता लगाउँछन् र निम्न व्यवहारको आधारमा प्रतिक्रिया दिन्छन्:
— यदि यो सुधार गर्न सकिने त्रुटि १-बिट हो भने, प्रोसेसर पाइपलाइनमा त्रुटि सच्याएपछि पनि प्रोसेसरले काम गर्न जारी राख्छ। यद्यपि, स्रोत मेमोरीहरूमा सुधार प्रतिबिम्बित हुँदैन।
— यदि त्रुटि सुधार्न नसकिने भएमा, प्रोसेसरले प्रोसेसर पाइपलाइन र स्रोत मेमोरीहरूमा यसलाई सच्याएर काम गर्न जारी राख्छ, जसले गर्दा प्रोसेसर गैर-निर्धारित अवस्थामा प्रवेश गर्न सक्छ।

२.१.१.२. Nios V/m माइक्रोकन्ट्रोलर Altera FPGA IP स्थापना गर्दै चित्र ५. Nios V/m माइक्रोकन्ट्रोलर Altera FPGA IP

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२.१.१.२.१। डिबग ट्याब

तालिका १।

ट्याब प्यारामिटरहरू डिबग गर्नुहोस्

डिबग ट्याब

विवरण

डिबग सक्षम पार्नुहोस्
डिबग मोड्युलबाट रिसेट सक्षम गर्नुहोस्

· J थप्न यो विकल्प सक्षम गर्नुहोस्TAG Nios V प्रोसेसरमा लक्षित जडान मोड्युल। · JTAG लक्ष्य जडान मोड्युलले Nios V प्रोसेसर मार्फत जडान गर्न अनुमति दिन्छ
JTAG FPGA को इन्टरफेस पिनहरू। · जडानले निम्न आधारभूत क्षमताहरू प्रदान गर्दछ:
— Nios V प्रोसेसर सुरु गर्नुहोस् र रोक्नुहोस् — दर्ताहरू र मेमोरी जाँच गर्नुहोस् र सम्पादन गर्नुहोस्। — Nios V अनुप्रयोग .elf डाउनलोड गर्नुहोस् file रनटाइममा प्रोसेसर मेमोरीमा मार्फत
niosv-download. — Nios V प्रोसेसरमा चलिरहेको एप्लिकेसन डिबग गर्नुहोस् · dm_agent पोर्टलाई प्रोसेसर निर्देशन र डेटा बसमा जडान गर्नुहोस्। दुवै बसहरू बीचको आधार ठेगाना एउटै छ भनी सुनिश्चित गर्नुहोस्।
· dbg_reset_out र ndm_reset_in पोर्टहरू खुलाउन यो विकल्प सक्षम गर्नुहोस्। · JTAG डिबगर वा niosv-download -r आदेशले dbg_reset_out लाई ट्रिगर गर्छ, जुन
Nios V प्रोसेसरलाई यो पोर्टमा जडान हुने प्रणाली बाह्य उपकरणहरू रिसेट गर्न अनुमति दिन्छ। · तपाईंले dbg_reset_out इन्टरफेसलाई रिसेट गर्नुको सट्टा ndm_reset_in मा जडान गर्नुपर्छ।
प्रोसेसर कोर र टाइमर मोड्युलमा रिसेट ट्रिगर गर्न इन्टरफेस। अनिश्चित व्यवहार रोक्नको लागि तपाईंले इन्टरफेस रिसेट गर्न dbg_reset_out इन्टरफेस जडान गर्नु हुँदैन।

२.१.१.१.२. रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

तालिका १।

रिसेट अनुरोध ट्याब प्यारामिटर प्रयोग गर्नुहोस्

रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

विवरण

रिसेट अनुरोध इन्टरफेस थप्नुहोस्

· स्थानीय रिसेट पोर्टहरू खुला गर्न यो विकल्प सक्षम गर्नुहोस् जहाँ स्थानीय मास्टरले Nios V प्रोसेसर प्रणालीमा अन्य कम्पोनेन्टहरूलाई असर नगरी Nios V प्रोसेसरलाई रिसेट गर्न ट्रिगर गर्न प्रयोग गर्न सक्छ।
· रिसेट इन्टरफेसमा इनपुट रिसेट्रेक सिग्नल र आउटपुट ack सिग्नल हुन्छ।
· तपाईंले resetreq सिग्नल दाबी गरेर Nios V प्रोसेसर कोरमा रिसेट अनुरोध गर्न सक्नुहुन्छ।
· प्रोसेसरले ack सिग्नल दाबी नगरेसम्म रिसेट्रेक सिग्नल दाबी नै रहनुपर्छ। सिग्नल दाबी नराख्दा प्रोसेसर गैर-निर्धारणात्मक अवस्थामा हुन सक्छ।
· डिबग मोडमा रिसेट्रेक सिग्नलको दाबीले प्रोसेसरको अवस्थामा कुनै प्रभाव पार्दैन।
· Nios V प्रोसेसरले ack सिग्नल दाबी गरेर रिसेट सफल भएको प्रतिक्रिया दिन्छ।
· प्रोसेसर सफलतापूर्वक रिसेट गरिसकेपछि, रिसेट्रेक सिग्नलको डि-एसेरेसन नभएसम्म ack सिग्नलको एसेरेसन धेरै पटक आवधिक रूपमा हुन सक्छ।

२.१.१.१.३. पासो, अपवाद, र अवरोधहरू ट्याब

तालिका १।

पासो, अपवाद, र अवरोधहरू ट्याब

विवरण

एजेन्ट रिसेट गर्नुहोस्

अफसेट अवरोध मोड रिसेट गर्नुहोस्

· छनौट गरिएको रिसेट एजेन्टको आधार ठेगानाको सापेक्षमा रिसेट भेक्टरको अफसेट निर्दिष्ट गर्दछ। · प्लेटफर्म डिजाइनरले स्वचालित रूपमा रिसेट अफसेटको लागि पूर्वनिर्धारित मान प्रदान गर्दछ।
प्रत्यक्ष वा भेक्टर गरिएको अवरोध नियन्त्रकको प्रकार निर्दिष्ट गर्नुहोस्। नोट: Nios V/m गैर-पाइपलाइन गरिएको प्रोसेसरले भेक्टर गरिएको अवरोधहरूलाई समर्थन गर्दैन।
त्यसकारण, प्रोसेसर ननपाइपलाइन मोडमा हुँदा भेक्टर इन्टरप्ट मोड प्रयोग नगर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

नोट:

२.१.१.२.४. CPU आर्किटेक्चर

तालिका १।

CPU आर्किटेक्चर ट्याब प्यारामिटरहरू

CPU वास्तुकला

विवरण

CPU मा पाइपलाइनिङ सक्षम पार्नुहोस्

· पाइपलाइन गरिएको Nios V/m प्रोसेसरलाई इन्स्ट्यान्टिएट गर्न यो विकल्प सक्षम गर्नुहोस्। — उच्च तर्क क्षेत्र र कम Fmax फ्रिक्वेन्सीको लागतमा IPC उच्च हुन्छ।
· पाइपलाइन नभएको Nios V/m प्रोसेसरलाई इन्स्ट्यान्टिएट गर्न यो विकल्प असक्षम पार्नुहोस्। — Nios V/c प्रोसेसर जस्तै कोर प्रदर्शन छ। — डिबगिङ र अवरोध क्षमतालाई समर्थन गर्दछ — कम IPC को लागतमा कम तर्क क्षेत्र र उच्च Fmax आवृत्ति।

एभालोन इन्टरफेस सक्षम गर्नुहोस्

निर्देशन प्रबन्धक र डेटा प्रबन्धकको लागि एभालोन इन्टरफेस सक्षम पार्छ। यदि असक्षम पारिएको छ भने, प्रणालीले AXI4-Lite इन्टरफेस प्रयोग गर्दछ।

mhartid CSR मान

· हार्ट आईडी दर्ता (mhartid) को मान पूर्वनिर्धारित रूपमा ० हुन्छ। · ० र ४०९४ बीचको मान तोक्नुहोस्। · Altera FPGA Avalon Mutex Core HAL API सँग उपयुक्त।

सम्बन्धित जानकारी इम्बेडेड पेरिफेरल आईपी प्रयोगकर्ता गाइड - इंटेल एफपीजीए एभालोन® म्युटेक्स कोर

२.१.१.१.४। ECC ट्याब
तालिका १०. ECC ट्याब
ECC ले त्रुटि पत्ता लगाउने र स्थिति रिपोर्टिङ सक्षम पार्छ

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
२.१.१.३. Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP स्थापना गर्दै
चित्र ६. Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP - भाग १

चित्र १।

Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP - भाग २ (कोर लेभल इन्टरप्ट कन्ट्रोलर सक्षम गर्नुहोस् बन्द गर्नुहोस्)

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

चित्र १।

Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP - भाग २ (कोर लेभल इन्टरप्ट कन्ट्रोलर सक्षम गर्नुहोस्)

चित्र ६. Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP - भाग १

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
चित्र ६. Nios V/g सामान्य उद्देश्य प्रोसेसर Altera FPGA IP - भाग १

२.१.१.२.४. CPU आर्किटेक्चर

तालिका ११. CPU आर्किटेक्चर प्यारामिटरहरू

CPU आर्किटेक्चर ट्याब फ्लोटिंग पोइन्ट युनिट सक्षम गर्नुहोस्

विवरण प्रोसेसर कोरमा फ्लोटिंग-पोइन्ट एकाइ ("F" एक्सटेन्सन) थप्न यो विकल्प सक्षम गर्नुहोस्।

शाखा भविष्यवाणी सक्षम पार्नुहोस्

शाखा निर्देशनहरूको लागि स्थिर शाखा भविष्यवाणी (पछाडि लिइएको र अगाडि लिइएको छैन) सक्षम गर्नुहोस्।

mhartid CSR मान

FPU को लागि FSQRT र FDIV निर्देशनहरू असक्षम पार्नुहोस्

· FPU मा फ्लोटिंग-पोइन्ट वर्गमूल (FSQRT) र फ्लोटिंग-पोइन्ट विभाजन (FDIV) अपरेशनहरू हटाउनुहोस्।
· रनटाइमको समयमा दुवै निर्देशनहरूमा सफ्टवेयर इमुलेशन लागू गर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२.१.१.२.१। डिबग ट्याब

तालिका १२. डिबग ट्याब प्यारामिटरहरू

डिबग ट्याब

विवरण

डिबग सक्षम पार्नुहोस्
डिबग मोड्युलबाट रिसेट सक्षम गर्नुहोस्

२.१.१.३.३। लकस्टेप ट्याब तालिका १३। लकस्टेप ट्याब
प्यारामिटरहरू लकस्टेप सक्षम गर्नुहोस् पूर्वनिर्धारित समय समाप्ति अवधि विस्तारित रिसेट इन्टरफेस सक्षम गर्नुहोस्

विवरण · डुअल कोर लकस्टेप प्रणाली सक्षम पार्नुहोस्। · रिसेट निकास (० र २५५ बीच) मा प्रोग्रामेबल टाइमआउटको पूर्वनिर्धारित मान। · विस्तारित रिसेट नियन्त्रणको लागि वैकल्पिक विस्तारित रिसेट इन्टरफेस सक्षम पार्नुहोस्। · असक्षम पारिएको बेला, fRSmartComp ले आधारभूत रिसेट नियन्त्रण लागू गर्दछ।

२.१.१.१.२. रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

तालिका १४. रिसेट अनुरोध ट्याब प्यारामिटर प्रयोग गर्नुहोस्

रिसेट अनुरोध ट्याब प्रयोग गर्नुहोस्

विवरण

रिसेट अनुरोध इन्टरफेस थप्नुहोस्

· स्थानीय रिसेट पोर्टहरू खुला गर्न यो विकल्प सक्षम गर्नुहोस् जहाँ स्थानीय मास्टरले Nios V प्रोसेसर प्रणालीमा अन्य कम्पोनेन्टहरूलाई असर नगरी Nios V प्रोसेसरलाई रिसेट गर्न ट्रिगर गर्न प्रयोग गर्न सक्छ।
· रिसेट इन्टरफेसमा इनपुट रिसेट्रेक सिग्नल र आउटपुट ack सिग्नल हुन्छ।
· तपाईंले resetreq सिग्नल दाबी गरेर Nios V प्रोसेसर कोरमा रिसेट अनुरोध गर्न सक्नुहुन्छ।
· प्रोसेसरले ack सिग्नल दाबी नगरेसम्म रिसेट्रेक सिग्नल दाबी नै रहनुपर्छ। सिग्नल दाबी नराख्दा प्रोसेसर गैर-निर्धारणात्मक अवस्थामा हुन सक्छ।
· डिबग मोडमा रिसेट्रेक सिग्नलको दाबीले प्रोसेसरको अवस्थामा कुनै प्रभाव पार्दैन।
· Nios V प्रोसेसरले ack सिग्नल दाबी गरेर रिसेट सफल भएको प्रतिक्रिया दिन्छ।
· प्रोसेसर सफलतापूर्वक रिसेट गरिसकेपछि, रिसेट्रेक सिग्नलको डि-एसेरेसन नभएसम्म ack सिग्नलको एसेरेसन धेरै पटक आवधिक रूपमा हुन सक्छ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२.१.१.१.३. पासो, अपवाद, र अवरोधहरू ट्याब

तालिका १।

कोर लेभल इन्टरप्ट नियन्त्रक सक्षम पार्दा ट्र्याप्स, अपवादहरू, र इन्टरप्टहरू ट्याब बन्द हुन्छ।

पासो, अपवाद, र अवरोधहरू ट्याब
एजेन्ट रिसेट गर्नुहोस्

विवरण
· रिसेट भेक्टर (Nios V प्रोसेसर रिसेट ठेगाना) होस्ट गर्ने मेमोरी जहाँ रिसेट कोड रहन्छ।
· तपाईंले रिसेट एजेन्टको रूपमा Nios V प्रोसेसर निर्देशन मास्टरमा जडान भएको र Nios V प्रोसेसर बुट फ्लोद्वारा समर्थित कुनै पनि मेमोरी मोड्युल चयन गर्न सक्नुहुन्छ।

अफसेट रिसेट गर्नुहोस्

कोर लेभल इन्टरप्ट कन्ट्रोलर (CLIC) सक्षम गर्नुहोस्

· प्रि-एम्प्टिभ इन्टरप्टहरू र कन्फिगरयोग्य इन्टरप्ट ट्रिगर अवस्थालाई समर्थन गर्न CLIC सक्षम गर्नुहोस्।
· सक्षम हुँदा, तपाईंले प्लेटफर्म अवरोधहरूको संख्या कन्फिगर गर्न सक्नुहुन्छ, ट्रिगर अवस्थाहरू सेट गर्न सक्नुहुन्छ, र केही अवरोधहरूलाई पूर्व-उपयुक्तको रूपमा तोक्न सक्नुहुन्छ।

अवरोध मोड छायाँ दर्ता Files

अवरोध प्रकारहरूलाई प्रत्यक्ष वा भेक्टरको रूपमा निर्दिष्ट गर्नुहोस् अवरोधमा सन्दर्भ स्विचिङ कम गर्न छायाँ दर्ता सक्षम गर्नुहोस्।

तालिका १।

कोर लेभल इन्टरप्ट नियन्त्रक सक्षम पार्दा ट्र्याप, अपवाद र अवरोधहरू

पासो, अपवाद, र अवरोधहरू

विवरणहरू

एजेन्ट रिसेट गर्नुहोस्
अफसेट रिसेट गर्नुहोस्
कोर लेभल इन्टरप्ट कन्ट्रोलर (CLIC) सक्षम गर्नुहोस्

· रिसेट भेक्टर (Nios V प्रोसेसर रिसेट ठेगाना) होस्ट गर्ने मेमोरी जहाँ रिसेट कोड रहन्छ।
· तपाईंले रिसेट एजेन्टको रूपमा Nios V प्रोसेसर निर्देशन मास्टरमा जडान भएको र Nios V प्रोसेसर बुट फ्लोद्वारा समर्थित कुनै पनि मेमोरी मोड्युल चयन गर्न सक्नुहुन्छ।
· छनौट गरिएको रिसेट एजेन्टको आधार ठेगानाको सापेक्षमा रिसेट भेक्टरको अफसेट निर्दिष्ट गर्दछ। · प्लेटफर्म डिजाइनरले स्वचालित रूपमा रिसेट अफसेटको लागि पूर्वनिर्धारित मान प्रदान गर्दछ।
· प्रि-एम्प्टिभ इन्टरप्टहरू र कन्फिगर योग्य इन्टरप्ट ट्रिगर अवस्थालाई समर्थन गर्न CLIC सक्षम गर्नुहोस्। · सक्षम हुँदा, तपाईं प्लेटफर्म इन्टरप्टहरूको संख्या कन्फिगर गर्न सक्नुहुन्छ, ट्रिगर अवस्थाहरू सेट गर्न सक्नुहुन्छ,
र केही अवरोधहरूलाई पूर्व-भाविक रूपमा तोक्नुहोस्।

अवरोध मोड

· प्रत्यक्ष, भेक्टर गरिएको, वा CLIC को रूपमा अवरोध प्रकारहरू निर्दिष्ट गर्नुहोस्।

छाया दर्ता Files

· अवरोधमा सन्दर्भ स्विचिङ कम गर्न छायाँ दर्ता सक्षम गर्नुहोस्।
· दुई दृष्टिकोणहरू प्रदान गर्दछ:
— CLIC अवरोध स्तरहरूको संख्या
— CLIC अवरोध स्तरहरूको संख्या - १: यो विकल्प उपयोगी हुन्छ जब तपाईं दर्ताको संख्या चाहनुहुन्छ file M20K वा M9K ब्लकहरूको सही संख्यामा फिट हुने प्रतिलिपिहरू।
· छायाँ दर्ता प्रयोग गर्न Nios V प्रोसेसर सक्षम गर्नुहोस् files जसले अवरोधमा सन्दर्भ स्विचिंग ओभरहेड कम गर्छ।
छाया दर्ताको बारेमा थप जानकारीको लागि files मा, Nios V प्रोसेसर सन्दर्भ पुस्तिका हेर्नुहोस्।

प्लेटफर्म अवरोध स्रोतहरूको संख्या

· १६ देखि २०४८ सम्मको प्लेटफर्म अवरोधको संख्या निर्दिष्ट गर्दछ।
नोट: CLIC ले २०६४ सम्मको अवरोध इनपुटहरूलाई समर्थन गर्दछ, र पहिलो १६ अवरोध इनपुटहरू पनि आधारभूत अवरोध नियन्त्रकमा जडान गरिएका छन्।

CLIC भेक्टर तालिका पङ्क्तिबद्धता

· प्लेटफर्म अवरोध स्रोतहरूको संख्याको आधारमा स्वचालित रूपमा निर्धारण गरिन्छ। · यदि तपाईंले सिफारिस गरिएको मान भन्दा कम भएको पङ्क्तिबद्धता प्रयोग गर्नुभयो भने, CLIC ले तर्क बढाउँछ।
भेक्टरिङ गणना गर्न अतिरिक्त एडर थपेर जटिलता। · यदि तपाईंले सिफारिस गरिएको मानभन्दा कम भएको पङ्क्तिबद्धता प्रयोग गर्नुभयो भने, यसले वृद्धि गर्छ
CLIC मा तार्किक जटिलता।
जारी…

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

पासो, अपवाद, र अवरोधहरू
अवरोधस्तरहरूकोसङ्ख्या
प्रति स्तर अवरोध प्राथमिकताहरूको संख्या
कन्फिगरयोग्य अवरोध ध्रुवीकरण समर्थन किनारा ट्रिगर अवरोधहरू

विवरणहरू
· एप्लिकेसन कोडको लागि अतिरिक्त स्तर ० सहित अवरोध स्तरहरूको संख्या निर्दिष्ट गर्दछ। उच्च स्तरको अवरोधहरूले तल्लो-स्तर अवरोधको लागि चलिरहेको ह्यान्डलरलाई अवरोध (पूर्व-शान्ति) गर्न सक्छ।
· अवरोधहरूको लागि एक मात्र विकल्पको रूपमा गैर-शून्य अवरोध स्तरहरू भएकोले, अनुप्रयोग कोड सधैं सबैभन्दा कम स्तर ० मा हुन्छ। नोट: अवरोधको स्तर र प्राथमिकताको रन-टाइम कन्फिगरेसन एकल ८-बिट दर्तामा गरिन्छ। यदि अवरोध स्तरहरूको संख्या २५६ छ भने, रन-टाइममा अवरोध प्राथमिकता कन्फिगर गर्न सम्भव छैन। अन्यथा, कन्फिगर योग्य प्राथमिकताहरूको अधिकतम संख्या २५६ / (अवरोध स्तरहरूको संख्या - १) हो।
· CLIC ले नन-प्रि-एम्प्टिङ् इन्टरप्ट ह्यान्डलरहरूलाई कुन क्रममा बोलाइन्छ भनेर निर्धारण गर्न प्रयोग गर्ने अवरोध प्राथमिकताहरूको संख्या निर्दिष्ट गर्दछ। नोट: चयन गरिएको अवरोध स्तर र चयन गरिएको अवरोध प्राथमिकताको बाइनरी मानहरूको संयोजन ८ बिट भन्दा कम हुनुपर्छ।
· तपाईंलाई रनटाइमको समयमा अवरोध ध्रुवीकरण कन्फिगर गर्न अनुमति दिन्छ। · पूर्वनिर्धारित ध्रुवीकरण सकारात्मक ध्रुवीकरण हो।
· तपाईंलाई रनटाइमको समयमा अवरोध ट्रिगर अवस्था कन्फिगर गर्न अनुमति दिन्छ, अर्थात् उच्च-स्तर ट्रिगर गरिएको वा सकारात्मक-धार ट्रिगर गरिएको (जब अवरोध ध्रुवीकरण कन्फिगरयोग्य अवरोध ध्रुवीकरणमा सकारात्मक हुन्छ)।
· पूर्वनिर्धारित ट्रिगर अवस्था स्तर ट्रिगर गरिएको अवरोध हो।

नोट:

सम्बन्धित जानकारी Nios® V प्रोसेसर सन्दर्भ पुस्तिका

२.१.१.३.६। मेमोरी कन्फिगरेसन ट्याब

तालिका १७. मेमोरी कन्फिगरेसन ट्याब प्यारामिटरहरू

श्रेणी

मेमोरी कन्फिगरेसन ट्याब

विवरण

क्यासहरू

डेटा क्यास आकार

· डेटा क्यासको आकार निर्दिष्ट गर्दछ। · मान्य आकारहरू ० किलोबाइट (KB) देखि १६ KB सम्मका हुन्छन्। · आकार ० KB हुँदा डेटा क्यास बन्द गर्नुहोस्।

निर्देशन क्यास आकार

· निर्देशन क्यासको आकार निर्दिष्ट गर्दछ। · मान्य आकारहरू ० KB देखि १६ KB सम्मका छन्। · आकार ० KB हुँदा निर्देशन क्यास बन्द गर्नुहोस्।

परिधीय क्षेत्र A र B

साइज

· परिधीय क्षेत्रको आकार निर्दिष्ट गर्दछ।
· मान्य आकारहरू ६४ KB देखि २ गीगाबाइट (GB), वा None सम्म हुन्। None छनौट गर्नाले परिधीय क्षेत्र असक्षम हुन्छ।

आधार ठेगाना

· तपाईंले आकार चयन गरेपछि परिधीय क्षेत्रको आधार ठेगाना निर्दिष्ट गर्दछ।
· परिधीय क्षेत्रका सबै ठेगानाहरूले अनचेच गर्न नसकिने डेटा पहुँचहरू उत्पादन गर्छन्।
· परिधीय क्षेत्र आधार ठेगाना परिधीय क्षेत्र आकारमा पङ्क्तिबद्ध हुनुपर्छ।

राम्ररी जोडिएका सम्झनाहरू

साइज

· कडा रूपमा जोडिएको मेमोरीको आकार निर्दिष्ट गर्दछ। — मान्य आकारहरू ० एमबी देखि ५१२ एमबी सम्मका छन्।

आधार ठेगाना प्रारम्भिकीकरण File

· कडा रूपमा जोडिएको मेमोरीको आधार ठेगाना निर्दिष्ट गर्दछ। · सुरुवात निर्दिष्ट गर्दछ file बलियोसँग जोडिएको स्मृतिको लागि।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

नोट:

क्यास सक्षम पारिएको Nios V प्रोसेसर प्रणालीमा, तपाईंले प्रणाली बाह्य क्षेत्र भित्र राख्नु पर्छ। तपाईंले UART, PIO, DMA, र अन्य जस्ता बाह्य क्षेत्रहरूको लागि गैर-क्यास गर्न मिल्ने लेनदेन परिभाषित गर्न बाह्य क्षेत्रहरू प्रयोग गर्न सक्नुहुन्छ।

२.१.१.१.४। ECC ट्याब

तालिका १०. ECC ट्याब
ECC ले त्रुटि पत्ता लगाउने र स्थिति रिपोर्टिङ सक्षम पार्छ
एकल बिट सुधार सक्षम गर्नुहोस्

विवरण
· Nios V प्रोसेसर आन्तरिक RAM ब्लकहरूको लागि ECC सुविधा लागू गर्न यो विकल्प सक्षम गर्नुहोस्। · ECC सुविधाहरूले २-बिट त्रुटिहरू पत्ता लगाउँछन् र निम्न व्यवहारको आधारमा प्रतिक्रिया दिन्छन्:
— यदि यो सुधार गर्न सकिने एकल बिट त्रुटि हो र एकल बिट सुधार सक्षम गर्नुहोस् बन्द गरिएको छ भने, प्रोसेसर पाइपलाइनमा त्रुटि सच्याएपछि प्रोसेसरले काम गर्न जारी राख्छ। यद्यपि, स्रोत मेमोरीहरूमा सुधार प्रतिबिम्बित हुँदैन।
— यदि यो सुधार गर्न सकिने एकल बिट त्रुटि हो र एकल बिट सुधार सक्षम गर्नुहोस् सक्रिय गरिएको छ भने, प्रोसेसर पाइपलाइन र स्रोत मेमोरीहरूमा त्रुटि सच्याएपछि प्रोसेसरले काम गर्न जारी राख्छ।
— यदि यो सुधार्न नसकिने त्रुटि हो भने, प्रोसेसरले आफ्नो सञ्चालन रोक्छ।
कोरमा एम्बेडेड मेमोरी ब्लकहरूमा एकल बिट सुधार सक्षम गर्नुहोस्।

२.१.१.३.८। अनुकूलन निर्देशन ट्याब

नोट:

यो ट्याब Nios V/g प्रोसेसर कोरको लागि मात्र उपलब्ध छ।

अनुकूलन निर्देशन Nios V अनुकूलन निर्देशन हार्डवेयर इन्टरफेस तालिका
Nios V कस्टम निर्देशन सफ्टवेयर म्याक्रो तालिका

विवरण
· Nios V प्रोसेसरले यसको अनुकूलन निर्देशन प्रबन्धक इन्टरफेसहरू परिभाषित गर्न यो तालिका प्रयोग गर्दछ।
· परिभाषित अनुकूलन निर्देशन प्रबन्धक इन्टरफेसहरू Opcode (CUSTOM0-3) र funct7[6:4] को 3 बिटहरू द्वारा विशिष्ट रूपमा इन्कोड गरिएका छन्।
· तपाईंले कुल ३२ वटा व्यक्तिगत अनुकूलन निर्देशन प्रबन्धक इन्टरफेसहरू परिभाषित गर्न सक्नुहुन्छ।
· Nios V प्रोसेसरले यो तालिका प्रयोग गर्दछ जुन परिभाषित कस्टम निर्देशन प्रबन्धक इन्टरफेसहरूको लागि कस्टम निर्देशन सफ्टवेयर एन्कोडिङहरू परिभाषित गर्न प्रयोग गरिन्छ।
· प्रत्येक परिभाषित कस्टम निर्देशन सफ्टवेयर एन्कोडिङको लागि, Opcode (CUSTOM0-3) र funct7[6:4] एन्कोडिङको ३ बिटहरू कस्टम निर्देशन हार्डवेयर इन्टरफेस तालिकामा परिभाषित कस्टम निर्देशन प्रबन्धक इन्टरफेस एन्कोडिङसँग सम्बन्धित हुनुपर्छ।
· दिइएको अनुकूलन निर्देशनको लागि अतिरिक्त इन्कोडिङ परिभाषित गर्न तपाईंले funct7[6:4], funct7[3:0], र funct3[2:0] प्रयोग गर्न सक्नुहुन्छ, वा थप निर्देशन तर्कहरूको रूपमा पास गर्न Xs को रूपमा निर्दिष्ट गर्न सक्नुहुन्छ।
· Nios V प्रोसेसरले system.h मा उत्पन्न C-macros को रूपमा परिभाषित अनुकूलन निर्देशन सफ्टवेयर एन्कोडिङहरू प्रदान गर्दछ, र R-प्रकार RISC-V निर्देशन ढाँचा पालना गर्दछ।
· निम्नका लागि अनुकूलन नामहरू परिभाषित गर्न निमोनिक्स प्रयोग गर्न सकिन्छ: — system.h मा उत्पन्न गरिएको C-Macros।
— custom_instruction_debug.xml मा उत्पन्न गरिएको GDB डिबग मेमोनिक्स।

सम्बन्धित जानकारी
AN 977: Nios V प्रोसेसर अनुकूलन निर्देशन विशेष अनुप्रयोगको आवश्यकताहरू पूरा गर्न Nios® V प्रोसेसरलाई अनुकूलन गर्न अनुमति दिने अनुकूलन निर्देशनहरूको बारेमा थप जानकारीको लागि।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
२.१.२. प्रणाली कम्पोनेन्ट डिजाइन परिभाषित गर्दै
Nios V प्रोसेसर प्रणालीको हार्डवेयर विशेषताहरू परिभाषित गर्न र इच्छित कम्पोनेन्टहरू थप्न प्लेटफर्म डिजाइनर प्रयोग गर्नुहोस्। निम्न रेखाचित्रले निम्न कम्पोनेन्टहरू सहितको आधारभूत Nios V प्रोसेसर प्रणाली डिजाइन प्रदर्शन गर्दछ: · Nios V प्रोसेसर कोर · अन-चिप मेमोरी · JTAG UART · अन्तराल टाइमर (वैकल्पिक)(१)
प्लेटफर्म डिजाइनर प्रणालीमा नयाँ अन-चिप मेमोरी थप्दा, रिसेटमा थपिएका मेमोरी कम्पोनेन्टहरू प्रतिबिम्बित गर्न सिङ्क सिस्टम इन्फोस गर्नुहोस्। वैकल्पिक रूपमा, तपाईंले प्लेटफर्म डिजाइनरमा स्वचालित सिङ्क सक्षम गर्न सक्नुहुन्छ जसले गर्दा पछिल्लो कम्पोनेन्ट परिवर्तनहरू स्वचालित रूपमा प्रतिबिम्बित हुन्छन्।
चित्र ४ उदाampप्लेटफर्म डिजाइनरमा अन्य बाह्य उपकरणहरूसँग Nios V प्रोसेसरको जडान

(१) तपाईंसँग प्लेटफर्म डिजाइनरमा बाह्य अन्तराल टाइमर प्रतिस्थापन गर्न Nios V आन्तरिक टाइमर सुविधाहरू प्रयोग गर्ने विकल्प छ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
तपाईंले आफ्नो प्लेटफर्म डिजाइनर प्रणालीमा कन्ड्युटको रूपमा निर्यात गर्न अपरेशन पिनहरू पनि परिभाषित गर्नुपर्छ। उदाहरणका लागिampले, उचित FPGA प्रणाली सञ्चालन पिन सूची तल परिभाषित गरिएको छ तर सीमित छैन:
· घडी
· रिसेट गर्नुहोस्
· I/O संकेतहरू
२.१.३. आधार ठेगानाहरू र अवरोध अनुरोध प्राथमिकताहरू निर्दिष्ट गर्ने
डिजाइनमा थपिएका कम्पोनेन्टहरूले प्रणाली बनाउन कसरी अन्तरक्रिया गर्छन् भनेर निर्दिष्ट गर्न, तपाईंले प्रत्येक एजेन्ट कम्पोनेन्टको लागि आधार ठेगानाहरू तोक्नु पर्छ र J को लागि अवरोध अनुरोध (IRQ) प्राथमिकताहरू तोक्नु पर्छ।TAG UART र अन्तराल टाइमर। प्लेटफर्म डिजाइनरले एउटा आदेश प्रदान गर्दछ - आधार ठेगानाहरू तोक्नुहोस् - जसले स्वचालित रूपमा प्रणालीमा सबै घटकहरूलाई उचित आधार ठेगानाहरू तोक्छ। यद्यपि, तपाईं आफ्नो आवश्यकताहरूको आधारमा आधार ठेगानाहरू समायोजन गर्न सक्नुहुन्छ।
आधार ठेगानाहरू तोक्नका लागि केही दिशानिर्देशहरू निम्न छन्:
· Nios V प्रोसेसर कोरमा ३२-बिट ठेगाना स्प्यान छ। एजेन्ट कम्पोनेन्टहरू पहुँच गर्न, तिनीहरूको आधार ठेगाना ०x००००००००० र ०xFFFFFFFFF बीचको हुनुपर्छ।
· Nios V कार्यक्रमहरूले ठेगानाहरूलाई सन्दर्भ गर्न प्रतीकात्मक स्थिरांकहरू प्रयोग गर्छन्। तपाईंले सम्झन सजिलो हुने ठेगाना मानहरू छनौट गर्नुपर्दैन।
· केवल एक-बिट ठेगाना भिन्नता भएका कम्पोनेन्टहरूलाई छुट्याउने ठेगाना मानहरूले बढी कुशल हार्डवेयर उत्पादन गर्दछ। तपाईंले सबै आधार ठेगानाहरूलाई सबैभन्दा सानो सम्भावित ठेगाना दायरामा कम्प्याक्ट गर्नुपर्दैन किनभने कम्प्याक्टिङले कम कुशल हार्डवेयर सिर्जना गर्न सक्छ।
· प्लेटफर्म डिजाइनरले छुट्टाछुट्टै मेमोरी कम्पोनेन्टहरूलाई एकैसाथ जोडिएको मेमोरी दायरामा पङ्क्तिबद्ध गर्ने प्रयास गर्दैन। उदाहरणका लागिampअथवा, यदि तपाईं एकैसाथ मेमोरी दायराको रूपमा सम्बोधन गर्न सकिने धेरै अन-चिप मेमोरी कम्पोनेन्टहरू चाहनुहुन्छ भने, तपाईंले स्पष्ट रूपमा आधार ठेगानाहरू तोक्नुपर्छ।
प्लेटफर्म डिजाइनरले स्वचालन आदेश पनि प्रदान गर्दछ - अवरोध नम्बरहरू असाइन गर्नुहोस् जसले मान्य हार्डवेयर परिणामहरू उत्पादन गर्न IRQ संकेतहरू जडान गर्दछ। यद्यपि, IRQ हरू प्रभावकारी रूपमा असाइन गर्न समग्र प्रणाली प्रतिक्रिया व्यवहारको बुझाइ आवश्यक पर्दछ। प्लेटफर्म डिजाइनरले उत्तम IRQ असाइनमेन्टको बारेमा शिक्षित अनुमानहरू गर्न सक्दैन।
सबैभन्दा कम IRQ मानको उच्चतम प्राथमिकता हुन्छ। आदर्श प्रणालीमा, अल्टेराले प्रणाली घडीको टिकको शुद्धता कायम राख्नको लागि टाइमर कम्पोनेन्टलाई उच्चतम प्राथमिकता IRQ अर्थात् सबैभन्दा कम मान राख्न सिफारिस गर्दछ।
केही अवस्थामा, तपाईंले वास्तविक समयका बाह्य उपकरणहरू (जस्तै भिडियो नियन्त्रकहरू) लाई उच्च प्राथमिकता दिन सक्नुहुन्छ, जसले टाइमर कम्पोनेन्टहरू भन्दा उच्च अवरोध दरको माग गर्दछ।
सम्बन्धित जानकारी
क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनरसँग प्रणाली सिर्जना गर्ने बारे थप जानकारी।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
२.२. क्वार्टस प्राइम परियोजनामा प्लेटफर्म डिजाइनर प्रणालीलाई एकीकृत गर्दै
प्लेटफर्म डिजाइनरमा Nios V प्रणाली डिजाइन उत्पन्न गरेपछि, Nios V प्रणाली मोड्युललाई Quartus Prime FPGA डिजाइन परियोजनामा एकीकृत गर्न निम्न कार्यहरू गर्नुहोस्। · Quartus Prime परियोजनामा Nios V प्रणाली मोड्युललाई स्थापना गर्नुहोस् · Nios V प्रणाली मोड्युलबाट FPGA तर्कमा अन्य संकेतहरूमा सिग्नलहरू जडान गर्नुहोस् · भौतिक पिन स्थान तोक्नुहोस् · FPGA डिजाइन सीमित गर्नुहोस्
२.२.१. क्वार्टस प्राइम प्रोजेक्टमा Nios V प्रोसेसर प्रणाली मोड्युल स्थापना गर्दै
प्लेटफर्म डिजाइनरले एउटा प्रणाली मोड्युल डिजाइन इकाई उत्पन्न गर्दछ जुन तपाईंले क्वार्टस प्राइममा इन्स्ट्यान्टिएट गर्न सक्नुहुन्छ। तपाईंले प्रणाली मोड्युल कसरी इन्स्ट्यान्टिएट गर्नुहुन्छ भन्ने कुरा समग्र क्वार्टस प्राइम परियोजनाको लागि डिजाइन प्रविष्टि विधिमा निर्भर गर्दछ। उदाहरणका लागिampयदि तपाईं डिजाइन प्रविष्टिको लागि Verilog HDL प्रयोग गर्दै हुनुहुन्छ भने, Verilog आधारित प्रणाली मोड्युल स्थापना गर्नुहोस्। यदि तपाईं डिजाइन प्रविष्टिको लागि ब्लक रेखाचित्र विधि प्रयोग गर्न चाहनुहुन्छ भने, प्रणाली मोड्युल प्रतीक स्थापना गर्नुहोस् .bdf file.
२.२.२. सिग्नलहरू जडान गर्ने र भौतिक पिन स्थानहरू तोक्ने
तपाईंको Altera FPGA डिजाइनलाई तपाईंको बोर्ड-स्तर डिजाइनमा जडान गर्न, निम्न कार्यहरू गर्नुहोस्: · शीर्ष-स्तर पहिचान गर्नुहोस् file तपाईंको डिजाइन र सिग्नलहरू बाह्य अल्टेरामा जडान गर्नको लागि
FPGA उपकरण पिनहरू। · तपाईंको बोर्ड-स्तर डिजाइन प्रयोगकर्ता गाइड मार्फत कुन पिनहरू जडान गर्ने भनेर बुझ्नुहोस् वा
स्किमेटिक्स। · पिनको साथ तपाईंको Altera FPGA उपकरणमा पोर्टहरूमा शीर्ष-स्तरको डिजाइनमा सिग्नलहरू तोक्नुहोस्।
असाइनमेन्ट उपकरणहरू।
तपाईंको प्लेटफर्म डिजाइनर प्रणाली शीर्ष स्तरको डिजाइन हुन सक्छ। यद्यपि, Altera FPGA ले तपाईंको आवश्यकताहरूमा आधारित अतिरिक्त तर्क पनि समावेश गर्न सक्छ र यसरी अनुकूलन शीर्ष-स्तर परिचय गराउँछ। file। शीर्ष-स्तर file Nios V प्रोसेसर प्रणाली मोड्युल सिग्नलहरूलाई अन्य Altera FPGA डिजाइन तर्कसँग जोड्छ।
सम्बन्धित जानकारी क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: डिजाइन अवरोधहरू
२.२.३. अल्टेरा FPGA डिजाइनलाई सीमित गर्ने
उचित Altera FPGA प्रणाली डिजाइनमा डिजाइनले समय बन्द गर्ने र अन्य तार्किक अवरोध आवश्यकताहरू पूरा गर्छ भनी सुनिश्चित गर्न डिजाइन अवरोधहरू समावेश हुन्छन्। तपाईंले क्वार्टस प्राइम सफ्टवेयर वा तेस्रो-पक्ष EDA प्रदायकहरूमा प्रदान गरिएका उपकरणहरू प्रयोग गरेर स्पष्ट रूपमा यी आवश्यकताहरू पूरा गर्न आफ्नो Altera FPGA डिजाइनलाई सीमित गर्नुपर्छ। क्वार्टस प्राइम सफ्टवेयरले इष्टतम प्लेसमेन्ट परिणामहरू प्राप्त गर्न संकलन चरणको समयमा प्रदान गरिएका अवरोधहरू प्रयोग गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
सम्बन्धित जानकारी · क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: डिजाइन अवरोधहरू · तेस्रो-पक्ष EDA साझेदारहरू · क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: समय विश्लेषक
२.३. Nios V प्रोसेसर मेमोरी प्रणालीको डिजाइन गर्ने
यस खण्डले Nios V प्रोसेसर भएको प्लेटफर्म डिजाइनर एम्बेडेड प्रणालीमा मेमोरी उपकरणहरू चयन गर्ने र इष्टतम कार्यसम्पादन प्राप्त गर्ने उत्तम अभ्यासहरूको वर्णन गर्दछ। एम्बेडेड प्रणालीको समग्र कार्यसम्पादन सुधार गर्न मेमोरी उपकरणहरूले महत्त्वपूर्ण भूमिका खेल्छन्। एम्बेडेड प्रणाली मेमोरीले कार्यक्रम निर्देशनहरू र डेटा भण्डारण गर्दछ।
२.३.१। अस्थिर स्मृति
मेमोरी प्रकारमा एउटा प्राथमिक भिन्नता अस्थिरता हो। तपाईंले मेमोरी उपकरणमा पावर आपूर्ति गर्दा मात्र वाष्पशील मेमोरीले यसको सामग्री राख्छ। तपाईंले पावर हटाउने बित्तिकै, मेमोरीले यसको सामग्री गुमाउँछ।
Exampअस्थिर मेमोरीका केही विशेषताहरू RAM, क्यास र रजिस्टरहरू हुन्। यी द्रुत मेमोरी प्रकारहरू हुन् जसले चलिरहेको कार्यसम्पादन बढाउँछ। Altera ले तपाईंलाई RAM मा Nios V प्रोसेसर निर्देशनहरू लोड र कार्यान्वयन गर्न र अधिकतम कार्यसम्पादनको लागि Nios V IP कोरलाई अन-चिप मेमोरी IP वा बाह्य मेमोरी इन्टरफेस IP सँग जोड्न सिफारिस गर्दछ।
कार्यसम्पादन सुधार गर्न, तपाईंले Nios V प्रोसेसर डेटा प्रबन्धक इन्टरफेस प्रकार वा चौडाइलाई बुट RAM सँग मिलाएर अतिरिक्त प्लेटफर्म डिजाइनर अनुकूलन घटकहरू हटाउन सक्नुहुन्छ। उदाहरणका लागिampसाथै, तपाईंले Nios V डाटा प्रबन्धक इन्टरफेससँग मेल खाने ३२-बिट AXI-4 इन्टरफेसको साथ अन-चिप मेमोरी II कन्फिगर गर्न सक्नुहुन्छ।
सम्बन्धित जानकारी · बाह्य मेमोरी इन्टरफेसहरू IP समर्थन केन्द्र · अन-चिप मेमोरी (RAM वा ROM) Altera FPGA IP · अन-चिप मेमोरी II (RAM वा ROM) Altera FPGA IP · Nios V प्रोसेसर अनुप्रयोग OCRAM बाट पृष्ठ ५४ मा कार्यान्वयन-इन-प्लेस
२.३.१.१। अन-चिप मेमोरी कन्फिगरेसन RAM वा ROM
तपाईंले Altera FPGA अन-चिप मेमोरी IP हरूलाई RAM वा ROM को रूपमा कन्फिगर गर्न सक्नुहुन्छ। · RAM ले पढ्ने र लेख्ने क्षमता प्रदान गर्दछ र यसको अस्थिर प्रकृति हुन्छ। यदि तपाईं
अन-चिप र्‍यामबाट Nios V प्रोसेसर बुट गर्दा, तपाईंले बुट सामग्री सुरक्षित गरिएको छ र रन टाइमको समयमा रिसेट भएको अवस्थामा भ्रष्ट छैन भनी सुनिश्चित गर्नुपर्छ। · यदि Nios V प्रोसेसर ROM बाट बुट भइरहेको छ भने, Nios V प्रोसेसरमा रहेको कुनै पनि सफ्टवेयर बगले अन-चिप मेमोरीको सामग्रीलाई गल्तीले ओभरराइट गर्न सक्दैन। यसरी, बुट सफ्टवेयर भ्रष्टाचारको जोखिम कम हुन्छ।
सम्बन्धित जानकारी · अन-चिप मेमोरी (RAM वा ROM) Altera FPGA IP · अन-चिप मेमोरी II (RAM वा ROM) Altera FPGA IP · Nios V प्रोसेसर अनुप्रयोग OCRAM बाट पृष्ठ ५४ मा कार्यान्वयन गर्नुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
२.३.१.२. क्यासहरू
कम विलम्बताको कारणले गर्दा अन-चिप मेमोरीहरू सामान्यतया क्यास कार्यक्षमता कार्यान्वयन गर्न प्रयोग गरिन्छ। Nios V प्रोसेसरले यसको निर्देशन र डेटा क्यासहरूको लागि अन-चिप मेमोरी प्रयोग गर्दछ। अन-चिप मेमोरीको सीमित क्षमता सामान्यतया क्यासहरूको लागि समस्या होइन किनभने तिनीहरू सामान्यतया सानो हुन्छन्।
क्यासहरू सामान्यतया निम्न अवस्थाहरूमा प्रयोग गरिन्छ:
· नियमित मेमोरी चिप बाहिर अवस्थित हुन्छ र अन-चिप मेमोरी भन्दा लामो पहुँच समय हुन्छ।
· सफ्टवेयर कोडको कार्यसम्पादन-महत्वपूर्ण खण्डहरू निर्देशन क्यासमा फिट हुन सक्छन्, जसले गर्दा प्रणाली कार्यसम्पादनमा सुधार हुन्छ।
· डेटाको कार्यसम्पादन-महत्वपूर्ण, प्रायः प्रयोग हुने खण्ड डेटा क्यासमा फिट हुन सक्छ, जसले प्रणाली कार्यसम्पादनमा सुधार गर्छ।
Nios V प्रोसेसरमा क्यासहरू सक्षम गर्नाले मेमोरी पदानुक्रम सिर्जना गर्दछ, जसले मेमोरी पहुँच समयलाई कम गर्दछ।
२.३.१.२.१। परिधीय क्षेत्र
UART, I2C, र SPI जस्ता कुनै पनि एम्बेडेड पेरिफेरल IP क्यास गर्नु हुँदैन। लामो पहुँच समयले प्रभावित हुने बाह्य मेमोरीहरूको लागि क्यास अत्यधिक सिफारिस गरिन्छ, जबकि आन्तरिक अन-चिप मेमोरीहरू छोटो पहुँच समयको कारणले बहिष्कृत हुन सक्छन्। तपाईंले मेमोरीहरू बाहेक कुनै पनि एम्बेडेड पेरिफेरल IP हरू, जस्तै UART, I2C, र SPI क्यास गर्नु हुँदैन। यो महत्त्वपूर्ण छ किनभने बाह्य उपकरणहरूबाट घटनाहरू, जस्तै सफ्ट IP हरू अद्यावधिक गर्ने एजेन्ट उपकरणहरू, प्रोसेसर क्यासद्वारा क्याप्चर हुँदैनन्, फलस्वरूप प्रोसेसरद्वारा प्राप्त हुँदैनन्। फलस्वरूप, तपाईंले क्यास फ्लश नगरेसम्म यी घटनाहरू बेवास्ता गर्न सकिन्छ, जसले तपाईंको प्रणालीमा अनावश्यक व्यवहार निम्त्याउन सक्छ। संक्षेपमा, एम्बेडेड पेरिफेरल IP हरूको मेमोरी-म्याप गरिएको क्षेत्र अनचेस गर्न योग्य छ र प्रोसेसरको परिधीय क्षेत्रहरू भित्र रहनुपर्छ।
परिधीय क्षेत्र सेट गर्न, यी चरणहरू पालना गर्नुहोस्:
१. प्लेटफर्म डिजाइनरमा प्रणालीको ठेगाना नक्सा खोल्नुहोस्।
२. प्रोसेसरको निर्देशन प्रबन्धक र डेटा प्रबन्धकको ठेगाना नक्सामा नेभिगेट गर्नुहोस्।
३. तपाईंको प्रणालीमा रहेका बाह्य उपकरणहरू र मेमोरीहरू पहिचान गर्नुहोस्।
चित्र ४ उदाampठेगाना नक्साको ले

नोट: नीलो तीरहरूले सम्झनाहरूलाई औंल्याउँदै छन्। ४. बाह्य उपकरणहरूलाई समूहबद्ध गर्नुहोस्:
a. क्यास गर्न मिल्ने मेमोरी b. अनक्यास गर्न मिल्ने पेरिफेरलहरू

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

तालिका १९. क्यास गर्न मिल्ने र क्यास गर्न नमिल्ने क्षेत्र

अधीनस्थ

ठेगाना नक्शा

स्थिति

परिधीय क्षेत्र

साइज

आधार ठेगाना

प्रयोगकर्ता_अनुप्रयोग_मेम.s1

०x० ~ ०x३ffff

क्यास योग्य

N/A

cpu.dm_agent बुटकपीयर_rom.s1

०x४००० ~ ०x४ffff ०x५००० ~ ०x५१७ff

क्यास गर्न नसकिने क्यास गर्न मिल्ने

६५५३६ बाइट्स लागू हुँदैन

०x३२ N/A

बुटकोपियर_राम.एस१ cpu.timer_sw_एजेन्ट मेलबक्स.एभीएमएम

०x५२००० ~ ०x५३७एफएफ ०x५४००० ~ ०x५४०३एफ ०x५४०४० ~ ०x५४०७एफ

क्यास गर्न मिल्ने क्यास गर्न मिल्ने क्यास गर्न मिल्ने

१४४ बाइट्स (न्यूनतम आकार ६५५३६ बाइट्स हो)

८x४०

sysid_qsys_0.नियन्त्रण_स्लेभ

०x००९६ ~ ०x००९७

क्यास गर्न नसकिने

uart.avalon_j बाट थप पढ्नुहोस्tag_दास

०x५४०८८ ~ ०x५४०८एफ

क्यास गर्न नसकिने

५. परिधीय क्षेत्रहरूलाई तिनीहरूको विशिष्ट आकारहरूसँग पङ्क्तिबद्ध गर्नुहोस्:
· पूर्व को लागीample, यदि आकार ६५५३६ बाइट छ भने, यो ०x१०००० बाइटसँग मेल खान्छ। त्यसकारण, अनुमति दिइएको आधार ठेगाना ०x१०००० को गुणन हुनुपर्छ।
· CPU.dm_agent ले 0x40000 को आधार ठेगाना प्रयोग गर्दछ, जुन 0x10000 को गुणन हो। फलस्वरूप, ६५५३६ बाइटको आकार र 0x40000 को आधार ठेगाना भएको परिधीय क्षेत्र A ले आवश्यकताहरू पूरा गर्दछ।
· ०x५४००० मा रहेको अनचेच गर्न नसकिने क्षेत्रहरूको सङ्कलनको आधार ठेगाना ०x१०००० को गुणन होइन। तपाईंले तिनीहरूलाई ०x६०००० वा ०x१०००० को अन्य गुणनमा पुन: असाइन गर्नुपर्छ। यसरी, परिधीय क्षेत्र B, जसको आकार ६५५३६ बाइट र आधार ठेगाना ०x६००० छ, मापदण्ड पूरा गर्दछ।

तालिका २०. पुन: असाइनमेन्टको साथ क्यास गर्न मिल्ने र क्यास गर्न नमिल्ने क्षेत्र

अधीनस्थ

ठेगाना नक्शा

स्थिति

परिधीय क्षेत्र

साइज

आधार ठेगाना

प्रयोगकर्ता_अनुप्रयोग_मेम.s1

०x० ~ ०x३ffff

क्यास योग्य

N/A

cpu.dm_एजेन्ट

०x० ~ ०x३ffff

क्यास गर्न नसकिने ६५५३६ बाइटहरू

८x४०

बुटकपीयर_रोम.एस१

०x५००० ~ ०x५१७ एफएफ

क्यास योग्य

N/A

बुटकोपियर_राम.एस१ सीपीयू.टाइमर_एसडब्ल्यू_एजेन्ट मेलबक्स.एभीएमएम सिसिड_क्यूएसआईएस_०.कन्ट्रोल_स्लेभ

०x५२००० ~ ०x५३७एफएफ ०x६०००० ~ ०x६००३एफ ०x६००४० ~ ०x६००७एफ ०x६००८० ~ ०x६००८७

क्यास गर्न मिल्ने क्यास गर्न मिल्ने क्यास गर्न मिल्ने क्यास गर्न मिल्ने

१४४ बाइट्स (न्यूनतम आकार ६५५३६ बाइट्स हो)

८x४०

uart.avalon_j बाट थप पढ्नुहोस्tag_दास

०x५४०८८ ~ ०x५४०८एफ

क्यास गर्न नसकिने

२.३.१.३। कडा रूपमा जोडिएको मेमोरी
कडा रूपमा जोडिएका मेमोरीहरू (TCMs) अन-चिप मेमोरी प्रयोग गरेर कार्यान्वयन गरिन्छ किनभने तिनीहरूको कम विलम्बताले तिनीहरूलाई कार्यको लागि राम्रोसँग उपयुक्त बनाउँछ। TCM हरू विशिष्ट ठेगाना स्थानमा म्याप गरिएका मेमोरीहरू हुन् तर माइक्रोप्रोसेसरमा समर्पित इन्टरफेस हुन्छन् र क्यास मेमोरीको उच्च-प्रदर्शन, कम-विलम्बता गुणहरू हुन्छन्। TCM ले बाह्य होस्टको लागि एक अधीनस्थ इन्टरफेस पनि प्रदान गर्दछ। प्रोसेसर र बाह्य होस्टसँग TCM ह्यान्डल गर्न समान अनुमति स्तर हुन्छ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

नोट:

जब TCM अधीनस्थ पोर्ट बाह्य होस्टमा जडान हुन्छ, यो प्रोसेसर कोरमा तोकिएको आधार ठेगाना भन्दा फरक आधार ठेगानाको साथ प्रदर्शित हुन सक्छ। Altera ले दुवै ठेगानाहरूलाई समान मानमा पङ्क्तिबद्ध गर्न सिफारिस गर्दछ।

२.३.१.४. बाह्य मेमोरी इन्टरफेस (EMIF)
EMIF (बाह्य मेमोरी इन्टरफेस) ले SRAM (स्टेटिक र्‍यान्डम एक्सेस मेमोरी) जस्तै काम गर्छ, तर यो गतिशील छ र यसको सामग्री कायम राख्न आवधिक रिफ्रेसिङ आवश्यक पर्दछ। EMIF मा गतिशील मेमोरी सेलहरू SRAM मा स्थिर मेमोरी सेलहरू भन्दा धेरै सानो हुन्छन्, जसले गर्दा उच्च क्षमता र कम लागतको मेमोरी उपकरणहरू हुन्छन्।
रिफ्रेस आवश्यकताको अतिरिक्त, EMIF मा विशिष्ट इन्टरफेस आवश्यकताहरू छन् जसलाई प्रायः विशेष नियन्त्रक हार्डवेयर आवश्यक पर्दछ। SRAM भन्दा फरक, जसमा ठेगाना लाइनहरूको निश्चित सेट हुन्छ, EMIF ले आफ्नो मेमोरी स्पेसलाई बैंक, पङ्क्ति र स्तम्भहरूमा व्यवस्थित गर्दछ। बैंक र पङ्क्तिहरू बीच स्विच गर्दा केही ओभरहेड परिचय हुन्छ, त्यसैले तपाईंले EMIF कुशलतापूर्वक प्रयोग गर्न मेमोरी पहुँचहरूलाई सावधानीपूर्वक अर्डर गर्नुपर्छ। EMIF ले पङ्क्ति र स्तम्भ ठेगानाहरूलाई एउटै ठेगाना लाइनहरूमा मल्टिप्लेक्स गर्दछ, दिइएको EMIF आकारको लागि आवश्यक पिनहरूको संख्या घटाउँछ।
DDR, DDR2, DDR3, DDR4, र DDR5 जस्ता EMIF का उच्च-गति संस्करणहरूले PCB डिजाइनरहरूले विचार गर्नुपर्ने कडा सिग्नल अखण्डता आवश्यकताहरू लागू गर्छन्।
EMIF उपकरणहरू उपलब्ध सबैभन्दा लागत-प्रभावी र उच्च-क्षमता RAM प्रकारहरू मध्ये एक हुन्, जसले तिनीहरूलाई लोकप्रिय विकल्प बनाउँछ। EMIF इन्टरफेसको एक प्रमुख घटक EMIF IP हो, जसले ठेगाना मल्टिप्लेक्सिङ, रिफ्रेसिङ, र पङ्क्तिहरू र बैंकहरू बीच स्विच गर्ने कार्यहरू व्यवस्थापन गर्दछ। यो डिजाइनले प्रणालीको बाँकी भागलाई यसको आन्तरिक वास्तुकला बुझ्नु नपर्ने गरी EMIF पहुँच गर्न अनुमति दिन्छ।

सम्बन्धित जानकारी बाह्य मेमोरी इन्टरफेसहरू IP समर्थन केन्द्र

२.३.१.४.१। ठेगाना स्प्यान एक्स्टेन्डर आईपी
ठेगाना स्प्यान एक्स्टेन्डर अल्टेरा FPGA IP ले मेमोरी-म्याप गरिएका होस्ट इन्टरफेसहरूलाई तिनीहरूको ठेगाना संकेतहरूको चौडाइ भन्दा ठूलो वा सानो ठेगाना नक्सा पहुँच गर्न अनुमति दिन्छ। ठेगाना स्प्यान एक्स्टेन्डर IP ले ठेगानायोग्य ठाउँलाई धेरै छुट्टाछुट्टै विन्डोहरूमा विभाजन गर्दछ ताकि होस्टले विन्डो मार्फत मेमोरीको उपयुक्त भाग पहुँच गर्न सकोस्।
ठेगाना स्प्यान एक्सटेन्डरले होस्ट र एजेन्ट चौडाइलाई ३२-बिट र ६४ बिट कन्फिगरेसनमा सीमित गर्दैन। तपाईंले १-६४ बिट ठेगाना विन्डोजको साथ ठेगाना स्प्यान एक्सटेन्डर प्रयोग गर्न सक्नुहुन्छ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

चित्र १३. ठेगाना स्प्यान एक्स्टेन्डर अल्टेरा FPGA IP
एजेन्ट शब्द ठेगाना

ठेगाना स्प्यान एक्स्टेन्डर

म्यापिङ तालिका
नियन्त्रण पोर्ट A

…

नियन्त्रण दर्ता ० नियन्त्रण दर्ता Z-१

विस्तारित होस्ट ठेगाना H

सम्बन्धित जानकारी
क्वार्टस® प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनर थप जानकारीको लागि ठेगाना स्प्यान एक्स्टेन्डर Intel® FPGA IP विषय हेर्नुहोस्।

२.३.१.४.२. Nios V प्रोसेसरको साथ Address Span Extender IP प्रयोग गर्दै
३२-बिट Nios V प्रोसेसरले एउटा ठेगाना स्प्यानको ४ GB सम्म सम्बोधन गर्न सक्छ। यदि EMIF मा ४ GB भन्दा बढी मेमोरी छ भने, यसले अधिकतम समर्थित ठेगाना स्प्यान नाघ्छ, जसले गर्दा प्लेटफर्म डिजाइनर प्रणाली गलत हुन्छ। एउटा EMIF ठेगाना स्पेसलाई धेरै साना विन्डोजहरूमा विभाजन गरेर यो समस्या समाधान गर्न एउटा ठेगाना स्प्यान एक्सटेन्डर IP आवश्यक पर्दछ।
अल्टेराले तपाईंलाई निम्न प्यारामिटरहरू विचार गर्न सिफारिस गर्दछ।

तालिका २१। ठेगाना स्प्यान एक्स्टेन्डर प्यारामिटरहरू

प्यारामिटर

सिफारिश सेटिंग्स

डेटापथ चौडाइ
विस्तारित मास्टर बाइट ठेगाना चौडाइ

३२-बिट प्रोसेसरसँग जोडिने ३२-बिट चयन गर्नुहोस्। EMIF मेमोरी साइजमा निर्भर गर्दछ।

स्लेभ वर्ड ठेगाना चौडाइ बर्स्टकाउन्ट चौडाइ

२ GB वा कम चयन गर्नुहोस्। Nios V प्रोसेसरको बाँकी ठेगाना स्प्यान अन्य एम्बेडेड सफ्ट IP हरूको लागि आरक्षित गरिएको छ।
१ बाट सुरु गर्नुहोस् र कार्यसम्पादन सुधार गर्न यो मान बिस्तारै बढाउनुहोस्।

उप-सञ्झ्यालहरूको संख्या

यदि तपाईं EMIF लाई Nios V प्रोसेसरमा निर्देशन र डेटा मेमोरीको रूपमा जडान गर्दै हुनुहुन्छ भने, वा दुवैमा १ उप-विन्डो चयन गर्नुहोस्। Nios V प्रोसेसर EMIF बाट कार्य गरिरहेको बेला धेरै उप-विन्डोहरू बीच स्विच गर्नु खतरनाक हुन्छ।

स्लेभ कन्ट्रोल पोर्ट सक्षम पार्नुहोस्

यदि तपाईं निर्देशन र/वा डेटा मेमोरीको रूपमा EMIF लाई Nios V प्रोसेसरमा जडान गर्दै हुनुहुन्छ भने स्लेभ कन्ट्रोल पोर्ट असक्षम पार्नुहोस्। उप-विन्डोजहरूको संख्याको बारेमा पनि उस्तै कुराहरू छन्।

अधिकतम विचाराधीन पठनहरू

१ बाट सुरु गर्नुहोस् र कार्यसम्पादन सुधार गर्न यो मान बिस्तारै बढाउनुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
चित्र १४. निर्देशन र डेटा प्रबन्धकलाई ठेगाना स्प्यान एक्स्टेन्डरमा जडान गर्दै

चित्र १५. ठेगाना म्यापिङ

ध्यान दिनुहोस् कि एड्रेस स्प्यान एक्सटेन्डरले EMIF को सम्पूर्ण ८GB मेमोरी स्पेस पहुँच गर्न सक्छ। यद्यपि, एड्रेस स्प्यान एक्सटेन्डर मार्फत, Nios V प्रोसेसरले EMIF को पहिलो १GB मेमोरी स्पेस मात्र पहुँच गर्न सक्छ।

चित्र २. सरलीकृत ब्लक रेखाचित्र

प्लेटफर्म डिजाइनर प्रणाली

बाँकी ३ जि.बि.

Nios V प्रोसेसर ठेगाना

स्प्यान एम्बेडेडको लागि हो

NNioios sVV PPProcecsesosor r
M

एउटै प्रणालीमा सफ्ट आईपीहरू।
१ जीबी विन्डो

ठेगाना स्प्यान

विस्तारक

पहिलो १ जीबी मात्र

EMIF मेमोरीको लगभग एक भाग Nios V मा जोडिएको छ

EMIF

प्रोसेसर।

8 GB
S

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
२.३.१.४.३. ठेगाना स्प्यान एक्स्टेन्डर लिङ्कर मेमोरी उपकरण परिभाषित गर्दै १. ठेगाना स्प्यान एक्स्टेन्डर (EMIF) लाई रिसेट भेक्टरको रूपमा परिभाषित गर्नुहोस्। वैकल्पिक रूपमा, तपाईंले Nios V प्रोसेसर रिसेट भेक्टरलाई OCRAM वा फ्ल्यास उपकरणहरू जस्ता अन्य मेमोरीहरूमा तोक्न सक्नुहुन्छ।
चित्र १७. रिसेट भेक्टरको रूपमा बहु विकल्पहरू
यद्यपि, बोर्ड सपोर्ट प्याकेज (BSP) सम्पादकले स्वचालित रूपमा ठेगाना स्प्यान एक्स्टेन्डर (EMIF) लाई मान्य मेमोरीको रूपमा दर्ता गर्न सक्दैन। तपाईंले गर्नुभएको छनौटको आधारमा, तपाईंले निम्न चित्रहरूमा देखाइए अनुसार दुई फरक परिस्थितिहरू देख्नुहुन्छ। चित्र १८। ठेगाना स्प्यान एक्स्टेन्डर (EMIF) लाई रिसेट भेक्टरको रूपमा परिभाषित गर्दा BSP त्रुटि।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
चित्र १९. अन्य सम्झनाहरूलाई रिसेट भेक्टरको रूपमा परिभाषित गर्दा EMIF छुटेको छ।

२. तपाईंले BSP Linker Script ट्याबमा Add Memory Device, Add Linker Memory Region, र Add Linker Section Mappings प्रयोग गरेर म्यानुअल रूपमा Address Span Extender (EMIF) थप्नुपर्छ।
3. यी चरणहरू पालना गर्नुहोस्:
a. मेमोरी म्याप प्रयोग गरेर ठेगाना स्प्यान एक्सटेन्डरको ठेगाना स्प्यान निर्धारण गर्नुहोस् (पूर्वampनिम्न चित्रमा le ले ०x० देखि ०x३fff_ffff सम्मको ठेगाना स्प्यान एक्स्टेन्डर दायरा प्रयोग गर्दछ)।
चित्र २०. मेमोरी नक्सा

b. मेमोरी डिभाइस थप्नुहोस् मा क्लिक गर्नुहोस्, र तपाईंको डिजाइनको मेमोरी म्यापमा भएको जानकारीको आधारमा भर्नुहोस्: i. डिभाइसको नाम: emif_ddr4. नोट: मेमोरी म्यापबाट उही नाम प्रतिलिपि गर्नुहोस्। ii. आधार ठेगाना: ०x० iii. आकार: ०x४००००००
ग. नयाँ लिङ्कर मेमोरी क्षेत्र थप्न थप्नुहोस् मा क्लिक गर्नुहोस्:

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

तालिका २२। लिङ्कर मेमोरी क्षेत्र थप्दै

चरणहरू

भेक्टर रिसेट गर्नुहोस्

emif_ddr4 बाट

अन्य सम्झनाहरू

रिसेट भनिने नयाँ लिङ्कर मेमोरी क्षेत्र थप्नुहोस्। को लागि नयाँ लिङ्कर मेमोरी क्षेत्र थप्नुहोस्

· क्षेत्रको नाम: रिसेट गर्नुहोस्

emif_ddr4. मा क्लिक गर्नुहोस्।

· क्षेत्र आकार: ०x२०

· क्षेत्रको नाम: emif_ddr4

· मेमोरी उपकरण: emif_ddr4

· क्षेत्र आकार: ०x२०

· मेमोरी अफसेट: ०x०

· मेमोरी उपकरण: emif_ddr4

· मेमोरी अफसेट: ०x०

को लागि नयाँ लिङ्कर मेमोरी क्षेत्र थप्नुहोस्

बाँकी emif_ddr4।

· क्षेत्रको नाम: emif_ddr4

· क्षेत्र आकार: ०x३fffffe०

· मेमोरी उपकरण: emif_ddr4

· मेमोरी अफसेट: ०x०

चित्र २१. ठेगाना स्प्यान एक्स्टेन्डर (EMIF) लाई रिसेट भेक्टरको रूपमा परिभाषित गर्दा लिङ्कर क्षेत्र

चित्र २२. अन्य सम्झनाहरूलाई रिसेट भेक्टरको रूपमा परिभाषित गर्दा लिङ्कर क्षेत्र
घ. एक पटक emif_ddr4 BSP मा थपिएपछि, तपाईंले यसलाई कुनै पनि लिङ्कर खण्डको लागि चयन गर्न सक्नुहुन्छ।
चित्र २३. ठेगाना स्प्यान एक्स्टेन्डर (EMIF) सफलतापूर्वक थपियो

e. SOPC डिजाइनमा मेमोरी उपकरण emif_ddr4 देखिँदैन भन्ने चेतावनीलाई बेवास्ता गर्नुहोस्।
f. BSP उत्पन्न गर्न अगाडि बढ्नुहोस्।
सम्बन्धित जानकारी पृष्ठ ५१ मा Nios V प्रोसेसर बुटिङ विधिहरूको परिचय

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
२.३.२। अस्थिर स्मृति
नन-वाष्पशील मेमोरीले पावर बन्द हुँदा यसको सामग्रीहरू राख्छ, जसले गर्दा प्रणालीले प्रणाली पावर चक्र पछि पुन: प्राप्त गर्नुपर्ने जानकारी भण्डारण गर्न यो राम्रो विकल्प हो। नन-वाष्पशील मेमोरीले सामान्यतया प्रोसेसर बुट-कोड, निरन्तर अनुप्रयोग सेटिङहरू, र अल्टेरा FPGA कन्फिगरेसन डेटा भण्डारण गर्दछ। यद्यपि नन-वाष्पशील मेमोरीमा फाइदा छtagपावर हटाउँदा यसको डेटा कायम राख्ने कुरामा, यो वाष्पशील मेमोरीको तुलनामा धेरै ढिलो हुन्छ, र प्रायः लेख्ने र मेटाउने प्रक्रियाहरू बढी जटिल हुन्छन्। नन-वाष्पशील मेमोरी पनि सामान्यतया दिइएको संख्यामा मात्र मेटाउन सकिने ग्यारेन्टी गरिन्छ, त्यसपछि यो असफल हुन सक्छ।
Exampगैर-वाष्पशील मेमोरीमा सबै प्रकारका फ्ल्यास, EPROM, र EEPROM समावेश छन्। Altera ले तपाईंलाई Altera FPGA बिटस्ट्रीमहरू र Nios V प्रोग्राम छविहरूलाई गैर-वाष्पशील मेमोरीमा भण्डारण गर्न र Nios V प्रोसेसरहरूको लागि बुट उपकरणको रूपमा सिरियल फ्ल्यास प्रयोग गर्न सिफारिस गर्दछ।
सम्बन्धित जानकारी
· जेनेरिक सिरियल फ्ल्यास इन्टरफेस अल्टेरा FPGA IP प्रयोगकर्ता गाइड
· मेलबक्स क्लाइन्ट Altera FPGA IP प्रयोगकर्ता गाइड · MAX® १० प्रयोगकर्ता फ्ल्यास मेमोरी प्रयोगकर्ता गाइड: अन-चिप फ्ल्यास Altera FPGA IP कोर
२.४. घडीहरू र रिसेटहरू उत्तम अभ्यासहरू
Nios V प्रोसेसर घडी र रिसेट डोमेनले यसलाई जडान गर्ने प्रत्येक बाह्यसँग कसरी अन्तरक्रिया गर्छ भनेर बुझ्नु महत्त्वपूर्ण छ। एउटा साधारण Nios V प्रोसेसर प्रणाली एकल घडी डोमेनबाट सुरु हुन्छ, र जब द्रुत घडी डोमेन ढिलो घडी डोमेनसँग ठोक्किन्छ तब यो बहु-घडी डोमेन प्रणालीसँग जटिल हुन सक्छ। तपाईंले ध्यान दिनु पर्छ र बुझ्नु पर्छ कि यी फरक डोमेनहरू रिसेटबाट कसरी क्रमबद्ध हुन्छन् र कुनै सूक्ष्म समस्याहरू छैनन् भनेर सुनिश्चित गर्नुहोस्।
उत्तम अभ्यासको लागि, Altera ले Nios V प्रोसेसर र बुट मेमोरीलाई एउटै घडी डोमेनमा राख्न सिफारिस गर्दछ। धेरै ढिलो घडी डोमेनमा रहेको मेमोरीबाट बुट हुँदा Nios V प्रोसेसरलाई द्रुत घडी डोमेनमा रिसेटबाट रिलीज नगर्नुहोस्, जसले गर्दा निर्देशन ल्याउने त्रुटि हुन सक्छ। तपाईंलाई प्लेटफर्म डिजाइनरले पूर्वनिर्धारित रूपमा प्रदान गर्ने भन्दा बाहिर केही म्यानुअल अनुक्रमण आवश्यक पर्न सक्छ, र तपाईंको प्रयोगको केसको आधारमा तदनुसार रिसेट रिलीज टोपोलोजी योजना बनाउनुहोस्। यदि तपाईं आफ्नो प्रणाली केही समयको लागि आएपछि र चलिसकेपछि रिसेट गर्न चाहनुहुन्छ भने, प्रणाली रिसेट अनुक्रमण र रिसेट पछिको प्रारम्भिक आवश्यकतामा उही विचारहरू लागू गर्नुहोस्।
२.४.१। प्रणाली JTAG घडी
प्रत्येक Nios V प्रोसेसर प्रणालीमा घडी अवरोधहरू निर्दिष्ट गर्नु एक महत्त्वपूर्ण प्रणाली डिजाइन विचार हो र शुद्धता र निर्धारणात्मक व्यवहारको लागि आवश्यक छ। क्वार्टस प्राइम टाइमिङ विश्लेषकले उद्योग-मानक अवरोध, विश्लेषण, र रिपोर्टिङ पद्धति प्रयोग गरेर तपाईंको डिजाइनमा सबै तर्कको समय प्रदर्शन प्रमाणित गर्न स्थिर समय विश्लेषण गर्दछ।
Examp१. ५०/५० ड्युटी साइकल र १६ मेगाहर्ज जे सहितको आधारभूत १०० मेगाहर्ज घडीTAG घडी
#*************************************************************** # १०० मेगाहर्ज घडी सिर्जना गर्नुहोस् #*************************************************************************** create_clock -name {clk} -अवधि १० [get_ports {clk}] #*************************** १६ मेगाहर्ज J सिर्जना गर्नुहोस्TAG घडी #************************

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
create_clock -name {altera_reserved_tck} -अवधि ६२.५०० [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}] सम्बन्धित जानकारी क्वार्टस प्राइम टाइमिङ एनालाइजर कुकबुक
२.४.२. अनुरोध इन्टरफेस रिसेट गर्नुहोस्
Nios V प्रोसेसरमा वैकल्पिक रिसेट अनुरोध सुविधा समावेश छ। रिसेट अनुरोध सुविधामा reset_req र reset_req_ack संकेतहरू हुन्छन्।
प्लेटफर्म डिजाइनरमा रिसेट अनुरोध सक्षम गर्न: १. Nios V प्रोसेसर IP प्यारामिटर सम्पादक सुरु गर्नुहोस्। २. Use Reset Request सेटिङमा, Add Reset Request Interface खोल्नुहोस्।
विकल्प।
चित्र २४. Nios V प्रोसेसर रिसेट अनुरोध सक्षम गर्नुहोस्
reset_req सिग्नलले अवरोध जस्तै काम गर्छ। जब तपाईं reset_req लाई जोड दिनुहुन्छ, तपाईं कोरमा रिसेट गर्न अनुरोध गर्दै हुनुहुन्छ। कोरले कुनै पनि बाँकी बस कारोबारको सञ्चालन पूरा हुनको लागि पर्खन्छ। उदाहरणका लागिampयदि कुनै पेन्डिङ मेमोरी एक्सेस लेनदेन छ भने, कोरले पूर्ण प्रतिक्रियाको लागि पर्खन्छ। त्यस्तै गरी, कोरले कुनै पनि पेन्डिङ निर्देशन प्रतिक्रिया स्वीकार गर्दछ तर reset_req सिग्नल प्राप्त गरेपछि निर्देशन अनुरोध जारी गर्दैन।
रिसेट अपरेशनमा निम्न प्रवाहहरू समावेश छन्: १. सबै पेन्डिङ अपरेशनहरू पूरा गर्नुहोस् २. आन्तरिक पाइपलाइन फ्लश गर्नुहोस् ३. प्रोग्राम काउन्टरलाई रिसेट भेक्टरमा सेट गर्नुहोस् ४. कोर रिसेट गर्नुहोस् सम्पूर्ण रिसेट अपरेशनले केही घडी चक्रहरू लिन्छ। रिसेट_रेक_अक दावी नभएसम्म रिसेट_रेक दावी रहनु पर्छ जसले कोर रिसेट अपरेशन सफलतापूर्वक पूरा भएको संकेत गर्दछ। त्यसो गर्न असफल हुँदा कोरको अवस्था गैर-निर्धारणात्मक हुन्छ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
2.4.2.1. सामान्य प्रयोग केसहरू
· प्रणालीमा रहेका अन्य FPGA होस्टहरूले Nios V प्रोसेसर बुट मेमोरी सुरु नगरेसम्म Nios V प्रोसेसर कोरलाई यसको रिसेट भेक्टरबाट कार्यक्रम कार्यान्वयन सुरु गर्नबाट रोक्नको लागि तपाईंले पावर-अनबाट reset_req सिग्नललाई जोड दिन सक्नुहुन्छ। यस अवस्थामा, सम्पूर्ण उपप्रणालीले सफा हार्डवेयर रिसेट अनुभव गर्न सक्छ। अन्य FPGA होस्टहरूले प्रोसेसर बुट मेमोरी सुरु नगरेसम्म Nios V प्रोसेसर अनिश्चित कालसम्म रिसेट अनुरोध स्थितिमा राखिन्छ।
· प्रणालीको बाँकी भागलाई बाधा नपुर्‍याई तपाईंले Nios V प्रोसेसर कोर रिसेट गर्नुपर्ने प्रणालीमा, तपाईंले कोरको हालको सञ्चालनलाई सफासँग रोक्न reset_req सिग्नललाई जोड दिन सक्नुहुन्छ र प्रणालीले reset_req_ack सिग्नल जारी गरेपछि रिसेट भेक्टरबाट प्रोसेसरलाई पुन: सुरु गर्न सक्नुहुन्छ।
· बाह्य होस्टले निम्न कार्यहरूको कार्यान्वयनलाई सहज बनाउन रिसेट अनुरोध इन्टरफेस प्रयोग गर्न सक्छ:
— हालको Nios V प्रोसेसर कार्यक्रम रोक्नुहोस्।
— Nios V प्रोसेसर बुट मेमोरीमा नयाँ प्रोग्राम लोड गर्नुहोस्।
— प्रोसेसरलाई नयाँ कार्यक्रम कार्यान्वयन गर्न अनुमति दिनुहोस्।
Altera ले तपाईंलाई reset_req_ack सिग्नलको अवस्था निगरानी गर्न टाइमआउट संयन्त्र लागू गर्न सिफारिस गर्दछ। यदि Nios V प्रोसेसर कोर अनन्त प्रतीक्षा अवस्था अवस्थामा खस्छ र अज्ञात कारणले रोकिन्छ भने, reset_req_ack अनिश्चित कालसम्म दाबी गर्न सक्दैन। टाइमआउट संयन्त्रले तपाईंलाई सक्षम बनाउँछ:
· रिकभरी टाइमआउट अवधि परिभाषित गर्नुहोस् र प्रणाली स्तर रिसेटको साथ प्रणाली रिकभरी गर्नुहोस्।
· हार्डवेयर स्तर रिसेट गर्नुहोस्।
२.४.३। रिलिज आईपी रिसेट गर्नुहोस्
Altera SDM-आधारित उपकरणहरूले समानान्तर, क्षेत्र-आधारित वास्तुकला प्रयोग गर्दछ जसले धेरै क्षेत्रहरूमा कोर कपडा तर्क वितरण गर्दछ। Altera ले तपाईंलाई रिसेट सर्किटको प्रारम्भिक इनपुटहरू मध्ये एकको रूपमा रिसेट रिलीज Altera FPGA IP प्रयोग गर्न सिफारिस गर्दछ। Intel® SDM-आधारित उपकरणहरूमा Stratix® 10, र AgilexTM उपकरणहरू समावेश छन्। नियन्त्रण-ब्लक आधारित उपकरणहरू यस आवश्यकताबाट प्रभावित हुँदैनन्।
सम्बन्धित जानकारी
AN ८९१: रिसेट रिलीज Altera FPGA IP प्रयोग गर्दै
२.५. पूर्वनिर्धारित एजेन्ट तोक्ने
प्लेटफर्म डिजाइनरले तपाईंलाई पूर्वनिर्धारित एजेन्ट निर्दिष्ट गर्न अनुमति दिन्छ जसले त्रुटि प्रतिक्रिया पूर्वनिर्धारित एजेन्टको रूपमा कार्य गर्दछ। तपाईंले तोक्नुभएको पूर्वनिर्धारित एजेन्टले ठेगाना नक्सामा गैर-डिकोड गरिएको पहुँचहरू प्रयास गर्ने होस्टहरूको लागि त्रुटि प्रतिक्रिया सेवा प्रदान गर्दछ।
निम्न परिदृश्यहरूले डिकोड नगरिएको घटनालाई ट्रिगर गर्दछ:
· बस कारोबार सुरक्षा अवस्था उल्लङ्घन
· अपरिभाषित मेमोरी क्षेत्रमा लेनदेन पहुँच
· अपवाद घटना र आदि।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

त्यस्ता घटनाहरू ह्यान्डल गर्न पूर्वनिर्धारित एजेन्ट तोकिनुपर्छ, जहाँ अपरिभाषित लेनदेनलाई पूर्वनिर्धारित एजेन्टमा पुन: रुट गरिन्छ र पछि Nios V प्रोसेसरलाई त्रुटि प्रतिक्रियाको साथ प्रतिक्रिया दिन्छ।
सम्बन्धित जानकारी
· क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनर। पूर्वनिर्धारित एजेन्ट तोक्ने
· क्वार्टस प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनर। त्रुटि प्रतिक्रिया स्लेभ अल्टेरा FPGA IP
· Github – Qsys को लागि पूरक रिसेट कम्पोनेन्टहरू

२.६. छपाईको लागि UART एजेन्ट तोक्ने
प्रिन्टिङ सफ्टवेयर एप्लिकेसन डिबग गर्नका साथै तपाईंको प्रणालीको स्थिति निगरानी गर्न उपयोगी छ। अल्टेराले स्टार्टअप सन्देश, त्रुटि सन्देश, र सफ्टवेयर एप्लिकेसनको कार्यान्वयन प्रगति जस्ता आधारभूत जानकारी प्रिन्ट गर्न सिफारिस गर्दछ।
निम्न परिस्थितिहरूमा printf() लाइब्रेरी प्रकार्य प्रयोग नगर्नुहोस्: · यदि कुनै होस्टले आउटपुट पढिरहेको छैन भने printf() लाइब्रेरीले अनुप्रयोगलाई रोक्छ।
यो J मा लागू हुन्छTAG UART मात्र। · printf() लाइब्रेरीले ठूलो मात्रामा प्रोग्राम मेमोरी खपत गर्छ।

२.६.१. J द्वारा स्टलहरू रोक्नेTAG UART

तालिका २३. परम्परागत UART र J बीचको भिन्नताTAG UART

UART प्रकार परम्परागत UART

विवरण
बाह्य होस्टले सुनिरहेको छ कि छैन भन्ने कुरालाई ध्यान नदिई सिरियल डेटा प्रसारण गर्दछ। यदि कुनै होस्टले सिरियल डेटा पढ्दैन भने, डाटा हराउँछ।

JTAG UART

प्रसारित डेटालाई आउटपुट बफरमा लेख्छ र यसलाई खाली गर्न बफरबाट पढ्न बाह्य होस्टमा निर्भर गर्दछ।

द जेTAG UART ड्राइभरले आउटपुट बफर भरिएको बेला पर्खन्छ। JTAG UART ड्राइभरले थप ट्रान्समिट डेटा लेख्नु अघि आउटपुट बफरबाट बाह्य होस्ट पढ्नको लागि पर्खन्छ। यो प्रक्रियाले ट्रान्समिट डेटाको क्षतिलाई रोक्छ।
यद्यपि, जब प्रणाली डिबगिङ आवश्यक पर्दैन, जस्तै उत्पादनको समयमा, एम्बेडेड प्रणालीहरू J मा जडान गरिएको होस्ट पीसी बिना नै तैनाथ गरिन्छ।TAG UART। यदि प्रणालीले J चयन गर्यो भनेTAG UART लाई UART एजेन्टको रूपमा प्रयोग गर्दा, कुनै पनि बाह्य होस्ट जडान नभएको कारणले प्रणाली बन्द हुन सक्छ।
J द्वारा रोकिनबाट रोक्नको लागिTAG UART, निम्न विकल्पहरू लागू गर्नुहोस्:

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

तालिका २४. J द्वारा स्टलिङमा रोकथामTAG UART

विकल्पहरू
UART इन्टरफेस र ड्राइभर छैन
अन्य UART इन्टरफेस र ड्राइभर प्रयोग गर्नुहोस्
J सुरक्षित गर्नुहोस्TAG UART इन्टरफेस (ड्राइभर बिना)

हार्डवेयर विकासको क्रममा (प्लेटफर्म डिजाइनरमा)

सफ्टवेयर विकासको क्रममा (बोर्ड समर्थन प्याकेज सम्पादकमा)

J हटाउनुहोस्TAG प्रणालीबाट UART

hal.stdin, hal.stdout र hal.stderr लाई None को रूपमा कन्फिगर गर्नुहोस्।

J बदल्नुहोस्TAG अन्य सफ्टसँग UART कन्फिगर गर्नुहोस् hal.stdin, hal.stdout र hal.stderr

UART IP

अन्य सफ्ट UART IP सँग।

J सुरक्षित गर्नुहोस्TAG प्रणालीमा UART

· बोर्ड सपोर्ट प्याकेज सम्पादकमा hal.stdin, hal.stdout र hal.stderr लाई None को रूपमा कन्फिगर गर्नुहोस्।
· J असक्षम पार्नुहोस्TAG BSP ड्राइभर ट्याबमा UART ड्राइभर।

2.7. जेTAG संकेतहरू
Nios V प्रोसेसर डिबग मोड्युलले J प्रयोग गर्दछTAG सफ्टवेयर ELF डाउनलोड र सफ्टवेयर डिबगिङको लागि इन्टरफेस। जब तपाईं J सँग आफ्नो डिजाइन डिबग गर्नुहुन्छTAG इन्टरफेस, जेTAG डिजाइनको भागको रूपमा TCK, TMS, TDI, र TDO संकेतहरू कार्यान्वयन गरिएका छन्। J निर्दिष्ट गर्दैTAG प्रत्येक Nios V प्रोसेसर प्रणालीमा सिग्नल अवरोधहरू एक महत्त्वपूर्ण प्रणाली डिजाइन विचार हो र शुद्धता र निर्धारणात्मक व्यवहारको लागि आवश्यक छ।
अल्टेराले कुनै पनि डिजाइनको प्रणाली घडी आवृत्ति J भन्दा कम्तिमा चार गुणा बढी हुन सिफारिस गर्छ।TAG अन-चिप इन्स्ट्रुमेन्टेसन (OCI) कोरले राम्रोसँग काम गर्छ भनी सुनिश्चित गर्न घडी आवृत्ति।
सम्बन्धित जानकारी · क्वार्टस® प्राइम टाइमिङ एनालाइजर कुकबुक: जेTAG संकेतहरू
J को बारेमा थप जानकारीको लागिTAG समय सीमा निर्देशनहरू। · KDB: पाइपलाइन नभएको Nios® V/m प्रोसेसरमा niosv-download किन असफल हुन्छ?
JTAG फ्रिक्वेन्सी २४ मेगाहर्ट्ज वा १६ मेगाहर्ट्ज?
२.८. प्लेटफर्म डिजाइनर प्रणाली कार्यसम्पादन अनुकूलन गर्दै
प्लेटफर्म डिजाइनरले अल्टेरा FPGA डिजाइनहरूको लागि प्रणाली इन्टरकनेक्टको कार्यसम्पादनलाई अनुकूलन गर्न उपकरणहरू प्रदान गर्दछ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनरको साथ निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन
२६२.६२८.५६०० | ८००.५५८.८७२२
चित्र २५. अनुकूलन पूर्वampलेस

पूर्वampचित्रमा देखाइएको ले निम्न चरणहरू देखाउँछ:
१. निम्न कुराहरू राखेर महत्वपूर्ण मार्गहरू कम गर्न पाइपलाइन ब्रिज थप्छ: a. निर्देशन प्रबन्धक र यसका एजेन्टहरू बीच b. डाटा प्रबन्धक र यसका एजेन्टहरू बीच
२. ट्रु डुअल पोर्ट अन-चिप र्याम लागू गर्नुहोस्, प्रत्येक पोर्ट क्रमशः निर्देशन प्रबन्धक र डेटा प्रबन्धकलाई समर्पित गर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

२. क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर ७२६९५२ सँग निओस भी प्रोसेसर हार्डवेयर प्रणाली डिजाइन | २०२५.०७.१६
तल दिइएका सम्बन्धित लिङ्कहरू हेर्नुहोस्, जसले उपलब्ध उपकरणहरूको उपयोग गर्ने प्रविधिहरू र प्रत्येक कार्यान्वयनको ट्रेड-अफहरू प्रस्तुत गर्दछ।
सम्बन्धित जानकारी · क्वार्टस® प्राइम प्रो संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनर
थप जानकारीको लागि प्लेटफर्म डिजाइनर प्रणाली प्रदर्शन अनुकूलन गर्ने विषय हेर्नुहोस्। · क्वार्टस® प्राइम मानक संस्करण प्रयोगकर्ता गाइड: प्लेटफर्म डिजाइनर थप जानकारीको लागि प्लेटफर्म डिजाइनर प्रणाली प्रदर्शन अनुकूलन गर्ने विषय हेर्नुहोस्।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

६८३७१९ | 726952 प्रतिक्रिया पठाउनुहोस्

३. Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन
यस अध्यायले Nios V प्रोसेसर सफ्टवेयर विकास प्रवाह र तपाईंले आफ्नो एम्बेडेड डिजाइन प्रणाली विकास गर्न प्रयोग गर्न सक्ने सफ्टवेयर उपकरणहरूको वर्णन गर्दछ। सामग्रीले एक ओभरको रूपमा काम गर्दछview Nios V प्रोसेसर सफ्टवेयर प्रणाली विकास गर्नु अघि।
चित्र २६. सफ्टवेयर डिजाइन प्रवाह
सुरु गर्नुहोस्

BSP सम्पादक प्रयोग गरेर प्लेटफर्म डिजाइनरमा BSP उत्पन्न गर्नुहोस्

Nios V कमाण्ड शेल प्रयोग गरेर BSP उत्पन्न गर्नुहोस्
एप्लिकेसन CMake बिल्ड उत्पन्न गर्नुहोस् File Nios V कमाण्ड शेल प्रयोग गर्दै

नोट:

BSP र एप्लिकेसन CMake बिल्ड आयात गर्नुहोस् File
प्रयोग गरेर Nios V प्रोसेसर अनुप्रयोग बनाउनुहोस्
Intel FPGA को लागि RiscFree IDE

कुनै पनि प्रयोग गरेर Nios V प्रोसेसर अनुप्रयोग बनाउनुहोस्
कमाण्ड-लाइन स्रोत कोड सम्पादक, CMake, र Make
आदेशहरू
अन्त्य

Altera ले तपाईंलाई सफ्टवेयर विकास र डिबगिङको लागि Altera FPGA विकास किट वा अनुकूलन प्रोटोटाइप बोर्ड प्रयोग गर्न सिफारिस गर्दछ। धेरै बाह्य उपकरणहरू र प्रणाली-स्तर सुविधाहरू तब मात्र उपलब्ध हुन्छन् जब तपाईंको सफ्टवेयर वास्तविक बोर्डमा चल्छ।

© Altera Corporation. Altera, Altera लोगो, `a' लोगो, र अन्य Altera चिन्हहरू Altera Corporation का ट्रेडमार्क हुन्। Altera ले सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित राख्छ। Altera ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व लिँदैन, Altera द्वारा लिखित रूपमा स्पष्ट रूपमा सहमति जनाएको बाहेक। Altera ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

३. Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन ७२६९५२ | २०२५.०७.१६
३.१. Nios V प्रोसेसर सफ्टवेयर विकास प्रवाह
३.१.१. बोर्ड समर्थन प्याकेज परियोजना
Nios V बोर्ड सपोर्ट प्याकेज (BSP) परियोजना भनेको प्रणाली-विशिष्ट समर्थन कोड भएको एक विशेष पुस्तकालय हो। BSP ले Nios V प्रोसेसर हार्डवेयर प्रणालीमा एउटा प्रोसेसरको लागि अनुकूलित सफ्टवेयर रनटाइम वातावरण प्रदान गर्दछ।
क्वार्टस प्राइम सफ्टवेयरले BSP को व्यवहार नियन्त्रण गर्ने सेटिङहरू परिमार्जन गर्न Nios V बोर्ड समर्थन प्याकेज सम्पादक र niosv-bsp उपयोगिता उपकरणहरू प्रदान गर्दछ।
BSP मा निम्न तत्वहरू हुन्छन्: · हार्डवेयर अमूर्त तह · उपकरण ड्राइभरहरू · वैकल्पिक सफ्टवेयर प्याकेजहरू · वैकल्पिक वास्तविक-समय अपरेटिङ सिस्टम
3.1.2. आवेदन परियोजना
Nios VC/C++ अनुप्रयोग परियोजनामा निम्न सुविधाहरू हुन्छन्: · स्रोत कोडको संग्रह र CMakeLists.txt समावेश गर्दछ।
— CMakeLists.txt ले स्रोत कोड कम्पाइल गर्छ र यसलाई BSP र एक वा बढी वैकल्पिक पुस्तकालयहरूसँग लिङ्क गर्छ, जसले गर्दा एउटा .elf सिर्जना हुन्छ। file
· स्रोत मध्ये एक files मा main() प्रकार्य समावेश छ। · पुस्तकालयहरू र BSP हरूमा प्रकार्यहरू कल गर्ने कोड समावेश गर्दछ।
अल्टेराले क्वार्टस प्राइम सफ्टवेयर युटिलिटी टूल्समा CMakeLists.txt एप्लिकेसन सिर्जना गर्न niosv-एप युटिलिटी टूल्स र एक्लिप्स-आधारित वातावरणमा सोर्स कोड परिमार्जन गर्न अल्टेरा FPGA हरूको लागि RiscFree IDE प्रदान गर्दछ।
३.२. अल्टेरा FPGA इम्बेडेड विकास उपकरणहरू
Nios V प्रोसेसरले सफ्टवेयर विकासको लागि निम्न उपकरणहरूलाई समर्थन गर्दछ: · ग्राफिकल प्रयोगकर्ता इन्टरफेस (GUI) - ग्राफिकल विकास उपकरणहरू जुन उपलब्ध छन्
विन्डोज* र लिनक्स* अपरेटिङ सिस्टम (OS) दुवै। — Nios V बोर्ड सपोर्ट प्याकेज सम्पादक (Nios V BSP सम्पादक) — Altera FPGAs को लागि Ashling RiscFree IDE · कमाण्ड-लाइन उपकरणहरू (CLI) - विकास उपकरणहरू जुन Nios V कमाण्ड शेलबाट सुरु गरिन्छ। प्रत्येक उपकरणले कमाण्ड लाइनबाट पहुँचयोग्य मद्दतको रूपमा आफ्नै कागजातहरू प्रदान गर्दछ। Nios V कमाण्ड शेल खोल्नुहोस् र निम्न आदेश टाइप गर्नुहोस्: -मद्दत गर्न view मद्दत मेनु। — Nios V उपयोगिता उपकरणहरू — File ढाँचा रूपान्तरण उपकरणहरू — अन्य उपयोगिता उपकरणहरू

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

३. Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन ७२६९५२ | २०२५.०७.१६

तालिका २५। GUI उपकरणहरू र कमाण्ड-लाइन उपकरणहरू कार्यहरूको सारांश

कार्य

GUI उपकरण

कमाण्ड-लाइन उपकरण

BSP सिर्जना गर्दै

Nios V BSP सम्पादक

· क्वार्टस प्राइम प्रो संस्करण सफ्टवेयरमा: niosv-bsp -c -s=<.qsys file> -t= [विकल्पहरू] सेटिङहरू।bsp
· क्वार्टस प्राइम स्ट्यान्डर्ड एडिसन सफ्टवेयरमा: niosv-bsp -c -s=<.sopcinfo file> -t= [विकल्पहरू] सेटिङहरू।bsp

अवस्थित .bsp प्रयोग गरेर BSP उत्पन्न गर्दै file
BSP अपडेट गर्दै

Nios V BSP सम्पादक Nios V BSP सम्पादक

niosv-bsp -g [विकल्पहरू] सेटिङहरू.bsp niosv-bsp -u [विकल्पहरू] सेटिङहरू.bsp

BSP को जाँच गर्दै

Nios V BSP सम्पादक

niosv-bsp -q -E= [विकल्पहरू] सेटिङहरू।bsp

एप्लिकेसन सिर्जना गर्दै

–

niosv-एप -a= -ख= -s= files निर्देशिका> [विकल्पहरू]

प्रयोगकर्ता पुस्तकालय सिर्जना गर्दै

–

niosv-एप -l= -s= files निर्देशिका> -p= [विकल्पहरू]

अनुप्रयोग परिमार्जन गर्दै प्रयोगकर्ता पुस्तकालय परिमार्जन गर्दै अनुप्रयोग निर्माण गर्दै

अल्टेरा FPGA हरूको लागि RiscFree IDE
अल्टेरा FPGA हरूको लागि RiscFree IDE
अल्टेरा FPGA हरूको लागि RiscFree IDE

कुनै पनि कमाण्ड-लाइन स्रोत सम्पादक
कुनै पनि कमाण्ड-लाइन स्रोत सम्पादक
· बनाउनु · केमिक गर्नु

प्रयोगकर्ता पुस्तकालय निर्माण गर्दै

अल्टेरा FPGA हरूको लागि RiscFree IDE

· बनाउनु · केमिक गर्नु

एप्लिकेसन डाउनलोड गर्दै ELF
.elf लाई रूपान्तरण गर्दै file

अल्टेरा FPGA हरूको लागि RiscFree IDE
–

niosv-डाउनलोड
· एल्फ२फ्ल्याश · एल्फ२हेक्स

सम्बन्धित जानकारी
Altera FPGAs प्रयोगकर्ता गाइडको लागि Ashling RiscFree एकीकृत विकास वातावरण (IDE)

३.२.१. Nios V प्रोसेसर बोर्ड समर्थन प्याकेज सम्पादक
तपाईंले निम्न कार्यहरू गर्न Nios V प्रोसेसर BSP सम्पादक प्रयोग गर्न सक्नुहुन्छ: · Nios V प्रोसेसर BSP परियोजना सिर्जना वा परिमार्जन गर्नुहोस् · सेटिङहरू, लिङ्कर क्षेत्रहरू, र खण्ड म्यापिङहरू सम्पादन गर्नुहोस् · सफ्टवेयर प्याकेजहरू र उपकरण ड्राइभरहरू चयन गर्नुहोस्।
BSP सम्पादकको क्षमताहरूमा niosv-bsp उपयोगिताहरूको क्षमताहरू समावेश छन्। BSP सम्पादकमा सिर्जना गरिएको कुनै पनि परियोजना कमाण्ड-लाइन उपयोगिताहरू प्रयोग गरेर पनि सिर्जना गर्न सकिन्छ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

३. Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन ७२६९५२ | २०२५.०७.१६

नोट:

क्वार्टस प्राइम स्ट्यान्डर्ड एडिसन सफ्टवेयरको लागि, BSP सम्पादक GUI प्रयोग गर्ने चरणहरूको लागि AN 980: Nios V प्रोसेसर क्वार्टस प्राइम सफ्टवेयर समर्थन हेर्नुहोस्।

BSP सम्पादक सुरु गर्न, यी चरणहरू पालना गर्नुहोस्: १. प्लेटफर्म डिजाइनर खोल्नुहोस्, र नेभिगेट गर्नुहोस् File मेनु।
a. अवस्थित BSP सेटिङ खोल्न file, खोल्नुहोस् क्लिक गर्नुहोस्... ख. नयाँ BSP सिर्जना गर्न, नयाँ BSP... मा क्लिक गर्नुहोस् २. BSP सम्पादक ट्याब चयन गर्नुहोस् र उपयुक्त विवरणहरू प्रदान गर्नुहोस्।

चित्र २७. BSP सम्पादक सुरु गर्नुहोस्

सम्बन्धित जानकारी AN 980: Nios V प्रोसेसर क्वार्टस प्राइम सफ्टवेयर समर्थन
३.२.२. अल्टेरा FPGA हरूको लागि RiscFree IDE
Altera FPGAs को लागि RiscFree IDE Nios V प्रोसेसरको लागि Eclipse-आधारित IDE हो। Altera ले तपाईंलाई निम्न कारणहरूले गर्दा यस IDE मा Nios V प्रोसेसर सफ्टवेयर विकास गर्न सिफारिस गर्दछ: · सुविधाहरू Nios V सँग उपयुक्त हुनको लागि विकसित र प्रमाणित गरिएका छन्।
प्रोसेसर निर्माण प्रवाह। · सबै आवश्यक टूलचेनहरू र सहायक उपकरणहरूले सुसज्जित जसले तपाईंलाई सक्षम बनाउँछ
Nios V प्रोसेसर विकास सजिलै सुरु गर्न।
सम्बन्धित जानकारी Altera FPGAs को लागि Ashling RiscFree एकीकृत विकास वातावरण (IDE) प्रयोगकर्ता गाइड
३.२.३. Nios V उपयोगिता उपकरणहरू
तपाईंले कमाण्ड लाइनमा टाइप गरिएका वा स्क्रिप्टमा इम्बेड गरिएका आदेशहरू प्रयोग गरेर Nios V प्रोग्रामहरू सिर्जना गर्न, परिमार्जन गर्न र निर्माण गर्न सक्नुहुन्छ। यस खण्डमा वर्णन गरिएका Nios V कमाण्ड-लाइन उपकरणहरू निम्नमा छन्: /niosv/bin निर्देशिका।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

३. Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन ७२६९५२ | २०२५.०७.१६

तालिका २६। Nios V उपयोगिता उपकरणहरू

कमाण्ड-लाइन उपकरणहरू

सारांश

niosv-app niosv-bsp niosv-download niosv-shell niosv-stack-report

एप्लिकेसन प्रोजेक्ट उत्पन्न र कन्फिगर गर्न।
BSP सेटिङहरू सिर्जना वा अद्यावधिक गर्न file र BSP सिर्जना गर्नुहोस् files. ELF डाउनलोड गर्न file Nios® V प्रोसेसरमा।
Nios V कमाण्ड शेल खोल्नको लागि। तपाईंको एप्लिकेसन .elf मा स्ट्याक वा हिप प्रयोगको लागि बाँकी रहेको मेमोरी स्पेसको बारेमा जानकारी गराउन।

१०८०। File ढाँचा रूपान्तरण उपकरणहरू

File एउटा उपयोगिताबाट अर्कोमा डेटा पास गर्दा कहिलेकाहीं ढाँचा रूपान्तरण आवश्यक हुन्छ। file ढाँचा रूपान्तरण उपकरणहरू यसमा छन्
सफ्टवेयर स्थापना निर्देशिका>/niosv/bin निर्देशिका।

तालिका १। File ढाँचा रूपान्तरण उपकरणहरू

कमाण्ड-लाइन उपकरणहरू elf2flash elf2hex

सारांश .elf अनुवाद गर्न file फ्ल्यास मेमोरी प्रोग्रामिङको लागि .srec ढाँचामा। .elf अनुवाद गर्न file मेमोरी इनिसियलाइजेसनको लागि .hex ढाँचामा।

३.२.५. अन्य उपयोगिता उपकरणहरू

Nios V प्रोसेसरमा आधारित प्रणाली निर्माण गर्दा तपाईंलाई निम्न कमाण्ड-लाइन उपकरणहरू आवश्यक पर्न सक्छ। यी कमाण्ड-लाइन उपकरणहरू या त Intel द्वारा प्रदान गरिएका छन् /क्वार्टस/बिन वा बाट प्राप्त गरिएको
खुला स्रोत उपकरणहरू।

तालिका २८। अन्य कमाण्ड-लाइन उपकरणहरू

कमाण्ड-लाइन उपकरणहरू

टाइप गर्नुहोस्

सारांश

जुआर्ट-टर्मिनल

इन्टेलद्वारा प्रदान गरिएको

stdout र stderr निगरानी गर्न, र Nios® V प्रोसेसरलाई इनपुट प्रदान गर्न
stdin मार्फत उपप्रणाली। यो उपकरण केवल J मा लागू हुन्छTAG UART IP जब यो Nios® V प्रोसेसरमा जडान हुन्छ।

ओपनओसीडी

OpenOCD कार्यान्वयन गर्न Intel-प्रदान गरिएको।

ओपनओसीडी-सीएफजी-जेन

Intel-प्रदान गरिएको · OpenOCD कन्फिगरेसन उत्पन्न गर्न file· J प्रदर्शन गर्नTAG चेन उपकरण सूचकांक।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

६८३७१९ | 726952 प्रतिक्रिया पठाउनुहोस्
४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधानहरू
तपाईंले Nios V प्रोसेसरलाई विभिन्न मेमोरी स्थानहरूबाट सफ्टवेयर बुट गर्न र कार्यान्वयन गर्न कन्फिगर गर्न सक्नुहुन्छ। बुट मेमोरी भनेको क्वाड सिरियल पेरिफेरल इन्टरफेस (QSPI) फ्ल्यास, अन-चिप मेमोरी (OCRAM), वा टाइटली कपल्ड मेमोरी (TCM) हो।
सम्बन्धित जानकारी · पृष्ठ १९३ मा पावर-अप ट्रिगर सर्तहरू · पावर-अप ट्रिगरहरू
पावर-अप ट्रिगरहरूको बारेमा थप जानकारीको लागि।
4.1. परिचय
Nios V प्रोसेसरले दुई प्रकारका बुट प्रक्रियाहरूलाई समर्थन गर्दछ: · alt_load() प्रकार्य प्रयोग गरेर एक्जिक्युट-इन-प्लेस (XIP) · बुट कपियर प्रयोग गरेर RAM मा प्रोग्राम प्रतिलिपि गरिएको। Nios V एम्बेडेड प्रोग्राम विकास हार्डवेयर एब्स्ट्र्याक्सन लेयर (HAL) मा आधारित छ। HAL ले एउटा सानो बुट लोडर प्रोग्राम (बुट कपियर पनि भनिन्छ) प्रदान गर्दछ जसले बुट समयमा बुट मेमोरीबाट सान्दर्भिक लिङ्कर खण्डहरूलाई तिनीहरूको रन टाइम स्थानमा प्रतिलिपि गर्दछ। तपाईंले बोर्ड समर्थन प्याकेज (BSP) सम्पादक सेटिङहरू हेरफेर गरेर प्रोग्राम र डेटा मेमोरी रन टाइम स्थानहरू निर्दिष्ट गर्न सक्नुहुन्छ। यो खण्डले वर्णन गर्दछ: · Nios V प्रोसेसर बुट कपियर जसले तपाईंको Nios V प्रोसेसर प्रणालीलाई बुट गर्दछ
बुट मेमोरी चयन · Nios V प्रोसेसर बुटिङ विकल्पहरू र सामान्य प्रवाह · चयन गरिएको बुट मेमोरीको लागि Nios V प्रोग्रामिङ समाधानहरू
४.२. अनुप्रयोगहरू लिङ्क गर्दै
जब तपाईंले Nios V प्रोसेसर प्रोजेक्ट उत्पन्न गर्नुहुन्छ, BSP सम्पादकले दुई लिङ्कर सम्बन्धित उत्पन्न गर्दछ files: · linker.x: लिङ्कर आदेश file उत्पन्न गरिएको अनुप्रयोगले बनाउने कुराfile प्रयोग गर्दछ
.elf बाइनरी सिर्जना गर्न file. · linker.h: लिङ्कर मेमोरी लेआउटको बारेमा जानकारी समावेश गर्दछ। BSP परियोजनामा तपाईंले गर्ने सबै लिङ्कर सेटिङ परिमार्जनहरूले यी दुई लिङ्करको सामग्रीलाई असर गर्छ। files. प्रत्येक Nios V प्रोसेसर अनुप्रयोगमा निम्न लिङ्कर खण्डहरू हुन्छन्:
© Altera Corporation. Altera, Altera लोगो, `a' लोगो, र अन्य Altera चिन्हहरू Altera Corporation का ट्रेडमार्क हुन्। Altera ले सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित राख्छ। Altera ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व लिँदैन, Altera द्वारा लिखित रूपमा स्पष्ट रूपमा सहमति जनाएको बाहेक। Altera ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

तालिका २९। लिङ्कर खण्डहरू

पाठ

लिङ्कर खण्डहरू

.rodata

rwdata

.बि.एस.

.ढेर

.स्ट्याक

विवरणहरू कार्यान्वयनयोग्य कोड। कार्यक्रमको कार्यान्वयनमा प्रयोग हुने कुनै पनि पढ्न-मात्र डेटा। कार्यक्रमको कार्यान्वयनमा प्रयोग हुने पढ्न-लेख्ने डेटा भण्डारण गर्दछ। सुरु नगरिएको स्थिर डेटा समावेश गर्दछ। गतिशील रूपमा आवंटित मेमोरी समावेश गर्दछ। प्रकार्य-कल प्यारामिटरहरू र अन्य अस्थायी डेटा भण्डारण गर्दछ।

तपाईंले .elf मा थप लिङ्कर खण्डहरू थप्न सक्नुहुन्छ। file अनुकूलन कोड र डेटा राख्नको लागि। यी लिङ्कर खण्डहरू नामित मेमोरी क्षेत्रहरूमा राखिएका छन्, भौतिक मेमोरी उपकरणहरू र ठेगानाहरूसँग मेल खाने गरी परिभाषित। पूर्वनिर्धारित रूपमा, BSP सम्पादकले स्वचालित रूपमा यी लिङ्कर खण्डहरू उत्पन्न गर्दछ। यद्यपि, तपाईंले विशेष अनुप्रयोगको लागि लिङ्कर खण्डहरू नियन्त्रण गर्न सक्नुहुन्छ।

४.२.१. लिङ्क गर्ने व्यवहार
यस खण्डले BSP सम्पादकको पूर्वनिर्धारित लिङ्किङ व्यवहार र लिङ्किङ व्यवहार कसरी नियन्त्रण गर्ने भनेर वर्णन गर्दछ।

४.२.१.१। पूर्वनिर्धारित BSP लिङ्किङ
BSP कन्फिगरेसनको क्रममा, उपकरणहरूले स्वचालित रूपमा निम्न चरणहरू प्रदर्शन गर्दछन्:
१. मेमोरी क्षेत्र नामहरू तोक्नुहोस्: प्रत्येक प्रणाली मेमोरी उपकरणलाई नाम तोक्नुहोस् र लिङ्करमा प्रत्येक नाम थप्नुहोस्। file स्मृति क्षेत्रको रूपमा।
२. सबैभन्दा ठूलो मेमोरी फेला पार्नुहोस्: लिङ्करमा सबैभन्दा ठूलो पढ्ने र लेख्ने मेमोरी क्षेत्र पहिचान गर्नुहोस्। file.
३. लिङ्कर खण्डहरू तोक्नुहोस्: अघिल्लो चरणमा पहिचान गरिएको मेमोरी क्षेत्रमा पूर्वनिर्धारित लिङ्कर खण्डहरू (.text, .rodata, .rwdata, .bss, .heap, र .stack) राख्नुहोस्।
७.४.२। लेख्नुहोस् files: linker.x र linker.h लेख्नुहोस्। files.
सामान्यतया, लिङ्कर खण्ड आवंटन योजना सफ्टवेयर विकास प्रक्रियाको क्रममा काम गर्छ किनभने मेमोरी पर्याप्त ठूलो भएमा अनुप्रयोगले काम गर्ने ग्यारेन्टी गरिन्छ।
पूर्वनिर्धारित लिङ्किङ व्यवहारका लागि नियमहरू Altera-उत्पन्न Tcl स्क्रिप्टहरूमा समावेश छन् जुन bsp-set-defaults.tcl र bsp-linker-utils.tcl मा पाइन्छ। /niosv/scripts/bsp-defaults निर्देशिका। niosv-bsp आदेशले यी स्क्रिप्टहरूलाई आह्वान गर्दछ। यी स्क्रिप्टहरूलाई सिधै परिमार्जन नगर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

४.२.१.२. कन्फिगर योग्य BSP लिङ्किङ
तपाईंले BSP सम्पादकको Linker Script ट्याबमा पूर्वनिर्धारित लिङ्किङ व्यवहार व्यवस्थापन गर्न सक्नुहुन्छ। निम्न विधिहरू प्रयोग गरेर लिङ्कर स्क्रिप्टलाई हेरफेर गर्नुहोस्: · मेमोरी क्षेत्र थप्नुहोस्: भौतिक मेमोरी उपकरणमा मेमोरी क्षेत्रको नाम नक्सा गर्नुहोस्। · खण्ड म्यापिङ थप्नुहोस्: मेमोरी क्षेत्रमा खण्डको नाम नक्सा गर्नुहोस्। BSP
सम्पादकले तपाईंलाई अनुमति दिन्छ view परिवर्तन गर्नु अघि र पछिको मेमोरी नक्सा।

४.३. Nios V प्रोसेसर बुट गर्ने विधिहरू

Altera FPGA उपकरणहरूमा Nios V प्रोसेसर बुट अप गर्ने केही तरिकाहरू छन्। Nios V प्रोसेसर बुट अप गर्ने तरिकाहरू फ्ल्यास मेमोरी चयन र उपकरण परिवारहरू अनुसार फरक हुन्छन्।

तालिका ३०. सम्बन्धित बुट विकल्पहरूसँग समर्थित फ्ल्यास मेमोरीहरू

समर्थित बुट मेमोरीहरू

यन्त्र

अन-चिप फ्ल्यास (आन्तरिक कन्फिगरेसनको लागि)

अधिकतम १० वटा उपकरणहरू मात्र (अन-चिप फ्ल्यास आईपी सहित)

सामान्य उद्देश्य QSPI फ्ल्यास (प्रयोगकर्ता डेटाको लागि मात्र)

सबै समर्थित FPGA उपकरणहरू (जेनेरिक सिरियल फ्ल्यास इन्टरफेस FPGA IP सहित)

कन्फिगरेसन QSPI फ्ल्यास (सक्रिय सिरियल कन्फिगरेसनको लागि)

ब्लक-आधारित नियन्त्रण गर्नुहोस्
उपकरणहरू (जेनेरिकसँग)
सिरियल फ्ल्यास इन्टरफेस इन्टेल FPGA IP)(2)

Nios V प्रोसेसर बुट गर्ने विधिहरू

अनुप्रयोगको रनटाइम स्थान

बुट कपियर

अन-चिप फ्ल्यासबाट Nios V प्रोसेसर अनुप्रयोगलाई ठाउँमा कार्यान्वयन गरिन्छ

अन-चिप फ्ल्यास (XIP) + OCRAM/ बाह्य RAM (लेखनयोग्य डेटा खण्डहरूको लागि)

alt_load() प्रकार्य

Nios V प्रोसेसर अनुप्रयोग बुट कपियर प्रयोग गरेर अन-चिप फ्ल्यासबाट RAM मा प्रतिलिपि गरियो

OCRAM/बाह्य र्‍याम

GSFI मार्फत बुटलोडर पुन: प्रयोग गर्दै

सामान्य उद्देश्य QSPI फ्ल्यासबाट Nios V प्रोसेसर अनुप्रयोगलाई ठाउँमा कार्यान्वयन गरिन्छ।

सामान्य उद्देश्य QSPI फ्ल्यास (XIP) + OCRAM/ बाह्य RAM (लेखनयोग्य डेटा खण्डहरूको लागि)

alt_load() प्रकार्य

बुट कपियर प्रयोग गरेर सामान्य उद्देश्यको QSPI फ्ल्यासबाट RAM मा Nios V प्रोसेसर अनुप्रयोग प्रतिलिपि गरियो

OCRAM/बाह्य र्‍याम

GSFI मार्फत बुटलोडर

Nios V प्रोसेसर अनुप्रयोग कन्फिगरेसन QSPI फ्ल्यासबाट ठाउँमा कार्यान्वयन गरिन्छ

कन्फिगरेसन QSPI फ्ल्यास (XIP) + OCRAM/ बाह्य RAM (लेखनयोग्य डेटा खण्डहरूको लागि)

alt_load() प्रकार्य

Nios V प्रोसेसर अनुप्रयोग बुट कपियर प्रयोग गरेर कन्फिगरेसन QSPI फ्ल्यासबाट RAM मा प्रतिलिपि गरियो

GSFI मार्फत OCRAM/ बाह्य RAM बुटलोडर जारी रह्यो...

(२) उपकरण सूचीको लागि AN 980: Nios V प्रोसेसर क्वार्टस प्राइम सफ्टवेयर समर्थन हेर्नुहोस्।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

समर्थित बुट मेमोरीहरू
अन-चिप मेमोरी (OCRAM) टाइटली कपल्ड मेमोरी (TCM)

यन्त्र
SDM-आधारित उपकरणहरू (मेलबक्स क्लाइन्ट Intel FPGA IP सहित)। (2)
सबै समर्थित Altera FPGA उपकरणहरू (2)
सबै समर्थित Altera FPGA उपकरणहरू (२)

Nios V प्रोसेसर बुट गर्ने विधिहरू
Nios V प्रोसेसर अनुप्रयोग बुट कपियर प्रयोग गरेर कन्फिगरेसन QSPI फ्ल्यासबाट RAM मा प्रतिलिपि गरियो
OCRAM बाट Nios V प्रोसेसर अनुप्रयोग कार्यान्वयनमा छ।
TCM बाट Nios V प्रोसेसर अनुप्रयोग कार्यान्वयन-स्थान

अनुप्रयोगको रनटाइम स्थान

बुट कपियर

SDM मार्फत OCRAM/ बाह्य RAM बुटलोडर

OCRAM

alt_load() प्रकार्य

निर्देशन TCM (XIP) कुनै पनि होइन + डेटा TCM (लेखनयोग्य डेटा खण्डहरूको लागि)

चित्र २८. Nios V प्रोसेसर बुट फ्लो

रिसेट गर्नुहोस्

प्रोसेसर भेक्टर रिसेट गर्न उफ्रन्छ (बुट कोड सुरु)

अनुप्रयोग कोड अर्को मेमोरी स्थानमा प्रतिलिपि गर्न सकिन्छ (बुट विकल्पहरूमा निर्भर गर्दै)
बुट कोडले प्रोसेसरलाई सुरु गर्छ

बुट विकल्पहरूमा निर्भर गर्दै, बुट कोडले डेटा/कोडको लागि प्रारम्भिक मानहरू अर्को मेमोरी स्पेसमा प्रतिलिपि गर्न सक्छ (alt_load)
बुट कोडले एप्लिकेसन कोड र डेटा मेमोरी स्पेसलाई सुरुवात गर्छ।
बुट कोडले HAL ड्राइभरहरू (alt_main) सँग सबै प्रणाली बाह्य उपकरणहरू सुरु गर्छ।
मुख्यमा प्रवेश
सम्बन्धित जानकारी · जेनेरिक सिरियल फ्ल्यास इन्टरफेस Altera FPGA IP प्रयोगकर्ता गाइड
Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
· मेलबक्स क्लाइन्ट अल्टेरा FPGA IP प्रयोगकर्ता गाइड · AN 980: Nios V प्रोसेसर क्वार्टस प्राइम सफ्टवेयर समर्थन
४.४. Nios V प्रोसेसर बुटिङ विधिहरूको परिचय
Nios V प्रोसेसर प्रणालीहरूलाई प्रोसेसरले एप्लिकेसन प्रोग्राम कार्यान्वयन गर्न सुरु गर्नु अघि सफ्टवेयर छविहरू प्रणाली मेमोरीमा कन्फिगर गर्न आवश्यक पर्दछ। पूर्वनिर्धारित लिङ्कर खण्डहरूको लागि लिङ्कर खण्डहरू हेर्नुहोस्।
BSP सम्पादकले लिङ्कर स्क्रिप्ट उत्पन्न गर्छ जसले निम्न कार्यहरू गर्दछ: · प्रोसेसर सफ्टवेयर लिङ्कर सेटिङहरू अनुसार लिङ्क गरिएको छ भनी सुनिश्चित गर्दछ।
BSP सम्पादकको र सफ्टवेयर मेमोरीमा कहाँ रहन्छ भनेर निर्धारण गर्दछ। · प्रोसेसरको कोड क्षेत्रलाई मेमोरी कम्पोनेन्टमा राख्छ।
तोकिएका मेमोरी कम्पोनेन्टहरू।
निम्न खण्डले उपलब्ध Nios V प्रोसेसर बुटिङ विधिहरूको संक्षिप्त वर्णन गर्दछ।
४.४.१. बुट फ्ल्यासबाट Nios V प्रोसेसर एप्लिकेसन एक्जिक्युट-इन-प्लेस
अल्टेराले फ्ल्यास नियन्त्रकहरूलाई यसरी डिजाइन गरेको थियो कि प्रणाली रिसेट गर्दा बुट फ्ल्यास ठेगाना स्पेस Nios V प्रोसेसरमा तुरुन्तै पहुँचयोग्य हुन्छ, मेमोरी नियन्त्रक वा मेमोरी उपकरणहरू सुरु गर्नुपर्दैन। यसले Nios V प्रोसेसरलाई बुट कपियर प्रयोग नगरी बुट उपकरणहरूमा भण्डारण गरिएको एप्लिकेसन कोडलाई सिधै कार्यान्वयन गर्न सक्षम बनाउँछ, कोडलाई अर्को मेमोरी प्रकारमा प्रतिलिपि गर्न। फ्ल्यास नियन्त्रकहरू हुन्: · अन-चिप फ्ल्यास अन-चिप फ्ल्यास IP सँग (MAX® 10 उपकरणमा मात्र) · सामान्य उद्देश्य QSPI फ्ल्यास जेनेरिक सिरियल फ्ल्यास इन्टरफेस IP सँग · कन्फिगरेसन QSPI फ्ल्यास जेनेरिक सिरियल फ्ल्यास इन्टरफेस IP (MAX 10 बाहेक)
उपकरणहरू)
जब Nios V प्रोसेसर एप्लिकेसन बुट फ्ल्यासबाट ठाउँमा कार्यान्वयन हुन्छ, BSP सम्पादकले निम्न कार्यहरू गर्दछ: · .text लिङ्कर खण्डहरूलाई बुट फ्ल्यास मेमोरी क्षेत्रमा सेट गर्दछ। · .bss,.rodata,.rwdata,.stack र.heap लिङ्कर खण्डहरूलाई RAM मा सेट गर्दछ।
मेमोरी क्षेत्र। प्रणाली रिसेट गर्दा RAM मा डेटा खण्डहरू (.rodata, .rwdata,, .exceptions) प्रतिलिपि गर्न तपाईंले BSP सेटिङहरूमा alt_load() प्रकार्य सक्षम गर्नुपर्छ। कोड खण्ड (.text) बुट फ्ल्यास मेमोरी क्षेत्रमा रहन्छ।
सम्बन्धित जानकारी · जेनेरिक सिरियल फ्ल्यास इन्टरफेस Altera FPGA IP प्रयोगकर्ता गाइड · Altera MAX १० प्रयोगकर्ता फ्ल्यास मेमोरी प्रयोगकर्ता गाइड
४.४.१.१. वैकल्पिक_लोड()
तपाईंले BSP सम्पादक प्रयोग गरेर HAL कोडमा alt_load() प्रकार्य सक्षम गर्न सक्नुहुन्छ।
एक्जिक्युट-इन-प्लेस बुट फ्लोमा प्रयोग गर्दा, alt_load() प्रकार्यले निम्न कार्यहरू गर्दछ:

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

· BSP सेटिङहरूको आधारमा मेमोरी खण्डहरूलाई RAM मा प्रतिलिपि गर्ने मिनी बुट कपियरको रूपमा काम गर्दछ।
· डेटा खण्डहरू (.rodata, .rwdata, .exceptions) लाई RAM मा प्रतिलिपि गर्छ तर कोड खण्डहरू (.text) लाई होइन। कोड खण्ड (.text) खण्ड पढ्न-मात्र खण्ड हो र बुटिङ फ्ल्यास मेमोरी क्षेत्रमा रहन्छ। यो विभाजनले RAM को प्रयोगलाई कम गर्न मद्दत गर्छ तर कोड कार्यान्वयन कार्यसम्पादनलाई सीमित गर्न सक्छ किनभने फ्ल्यास मेमोरीमा पहुँचहरू अन-चिप RAM मा पहुँचहरू भन्दा ढिलो हुन्छन्।

निम्न तालिकाले BSP सम्पादक सेटिङहरू र कार्यहरू सूचीबद्ध गर्दछ:

तालिका ३१. BSP सम्पादक सेटिङहरू
BSP सम्पादक सेटिङ hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

प्रकार्यले alt_load() प्रकार्य सक्षम पार्छ। alt_load() ले .rodata खण्डलाई RAM मा प्रतिलिपि गर्छ। alt_load() ले .rwdata खण्डलाई RAM मा प्रतिलिपि गर्छ। alt_load() ले .exceptions खण्डलाई RAM मा प्रतिलिपि गर्छ।

४.४.२. बुट कपियर प्रयोग गरेर बुट फ्ल्यासबाट RAM मा Nios V प्रोसेसर एप्लिकेसन प्रतिलिपि गरियो
Nios V प्रोसेसर र HAL मा बुट कपियर समावेश छ जसले धेरैजसो Nios V प्रोसेसर अनुप्रयोगहरूको लागि पर्याप्त कार्यक्षमता प्रदान गर्दछ र Nios V सफ्टवेयर विकास प्रवाहसँग कार्यान्वयन गर्न सुविधाजनक छ।
जब एप्लिकेसनले बुट कपियर प्रयोग गर्छ, यसले सबै लिङ्कर सेक्सनहरू (.text, .heap, .rwdata, .rodata, .bss, .stack) लाई आन्तरिक वा बाह्य RAM मा सेट गर्छ। बुट कपियर प्रयोग गरेर Nios V प्रोसेसर एप्लिकेसनलाई बुट फ्ल्यासबाट आन्तरिक वा बाह्य RAM मा कार्यान्वयनको लागि प्रतिलिपि गर्नाले कार्यान्वयन कार्यसम्पादन सुधार गर्न मद्दत गर्छ।
यस बुट विकल्पको लागि, प्रणाली रिसेट भएपछि Nios V प्रोसेसरले बुट कपियर सफ्टवेयर कार्यान्वयन गर्न थाल्छ। सफ्टवेयरले बुट फ्ल्यासबाट आन्तरिक वा बाह्य RAM मा अनुप्रयोग प्रतिलिपि गर्दछ। प्रक्रिया पूरा भएपछि, Nios V प्रोसेसरले कार्यक्रम नियन्त्रण अनुप्रयोगमा स्थानान्तरण गर्दछ।

नोट:

यदि बुट कपियर फ्ल्यासमा छ भने, alt_load() प्रकार्यलाई कल गर्न आवश्यक पर्दैन किनभने तिनीहरू दुवैले एउटै उद्देश्य पूरा गर्छन्।

४.४.२.१. जेनेरिक सिरियल फ्ल्यास इन्टरफेस मार्फत Nios V प्रोसेसर बुटलोडर
GSFI मार्फत बुटलोडर भनेको Nios V प्रोसेसर बुट कपियर हो जसले नियन्त्रण ब्लक-आधारित उपकरणहरूमा QSPI फ्ल्यास मेमोरीलाई समर्थन गर्दछ। GSFI मार्फत बुटलोडरमा निम्न सुविधाहरू समावेश छन्:
· सफ्टवेयर अनुप्रयोगलाई गैर-अस्थिर मेमोरीमा पत्ता लगाउँछ।
· सफ्टवेयर एप्लिकेसन छविलाई अनप्याक गर्छ र RAM मा प्रतिलिपि गर्छ।
· प्रतिलिपि पूरा भएपछि स्वचालित रूपमा RAM मा रहेको एप्लिकेसन कोडमा प्रोसेसर कार्यान्वयन स्विच गर्दछ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

बुट छवि बुट कपियरको ठीक पछि अवस्थित हुन्छ। तपाईंले Nios V प्रोसेसर रिसेट अफसेट पोइन्टहरू बुट कपियरको सुरुवातमा सुनिश्चित गर्न आवश्यक छ। चित्र: GSFI मार्फत बुटलोडरको साथ QSPI फ्ल्यासको लागि मेमोरी नक्सा GSFI मार्फत बुटलोडरको साथ QSPI फ्ल्यासको लागि मेमोरी नक्साले बुट कपियर प्रयोग गर्दा QSPI फ्ल्यासको लागि फ्ल्यास मेमोरी नक्सा देखाउँछ। यो मेमोरी नक्साले फ्ल्यास मेमोरी मेमोरीले FPGA छवि र अनुप्रयोग सफ्टवेयर भण्डारण गर्छ भन्ने मान्दछ।

तालिका ३२. Nios V प्रोसेसर कोरको लागि GSFI मार्फत बुटलोडर

Nios V प्रोसेसर कोर
Nios V/m प्रोसेसर

GSFI मार्फत बुटलोडर File स्थान
/niosv/कम्पोनेन्ट्स/बुटलोडर/ niosv_m_bootloader.srec

निओस भी/जी प्रोसेसर

/niosv/कम्पोनेन्ट्स/बुटलोडर/ niosv_g_bootloader.srec

चित्र २९. GSFI मार्फत बुटलोडरको साथ QSPI फ्ल्यासको लागि मेमोरी नक्सा

ग्राहक डेटा (*.hex)

आवेदन कोड

नोट:

भेक्टर अफसेट रिसेट गर्नुहोस्

बुट कपियर

0x01E00000

FPGA छवि (*.sof)

८x४०

१. मेमोरी नक्साको सुरुमा FPGA छवि छ र त्यसपछि तपाईंको डेटा छ, जसमा बुट कपियर र एप्लिकेसन कोड हुन्छ।
२. तपाईंले प्लेटफर्म डिजाइनरमा Nios V प्रोसेसर रिसेट अफसेट सेट गर्नुपर्छ र यसलाई बुट कपियरको सुरुवातमा देखाउनुपर्छ।
३. FPGA छविको आकार अज्ञात छ। क्वार्टस प्राइम परियोजना संकलन पछि मात्र तपाईंले सही आकार थाहा पाउन सक्नुहुन्छ। तपाईंले Altera FPGA छविको आकारको लागि माथिल्लो सीमा निर्धारण गर्नुपर्छ। उदाहरणका लागिampयदि FPGA छविको आकार ०x०१E००००० भन्दा कम अनुमान गरिएको छ भने, प्लेटफर्म डिजाइनरमा रिसेट अफसेटलाई ०x०१E००००० मा सेट गर्नुहोस्, जुन बुट कपियरको सुरुवात पनि हो।
४. राम्रो डिजाइन अभ्यासमा सफ्टवेयर एप्लिकेसन अपडेट गरिएको अवस्थामा FPGA छविको आंशिक मेटाइ नहोस् भनेर सुनिश्चित गर्न रिसेट भेक्टर अफसेटलाई फ्ल्यास सेक्टर सीमामा सेट गर्नु समावेश छ।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

४.४.२.२। सुरक्षित उपकरण प्रबन्धक मार्फत Nios V प्रोसेसर बुटलोडर
सुरक्षित उपकरण प्रबन्धक (SDM) मार्फत बुटलोडर एक HAL अनुप्रयोग कोड हो जसले प्रोसेसर बुटिङको लागि मेलबक्स क्लाइन्ट Altera FPGA IP HAL ड्राइभर प्रयोग गर्दछ। Nios V प्रोसेसर बुट गर्न SDM-आधारित उपकरणहरूमा कन्फिगरेसन QSPI फ्ल्यास प्रयोग गर्दा Altera ले यो बुटलोडर अनुप्रयोग सिफारिस गर्दछ।
प्रणाली रिसेट भएपछि, Nios V प्रोसेसरले पहिले सानो अन-चिप मेमोरीबाट SDM मार्फत बुटलोडर बुट गर्छ र मेलबक्स क्लाइन्ट IP प्रयोग गरेर कन्फिगरेसन QSPI फ्ल्याससँग सञ्चार गर्न SDM मार्फत बुटलोडर कार्यान्वयन गर्छ।
SDM मार्फत बुटलोडरले निम्न कार्यहरू गर्दछ: · कन्फिगरेसन QSPI फ्ल्यासमा Nios V सफ्टवेयर पत्ता लगाउँछ। · Nios V सफ्टवेयरलाई अन-चिप RAM वा बाह्य RAM मा प्रतिलिपि गर्छ। · प्रोसेसर कार्यान्वयनलाई अन-चिप RAM भित्र Nios V सफ्टवेयरमा स्विच गर्छ वा
बाह्य RAM।
प्रक्रिया पूरा भएपछि, SDM मार्फत बुटलोडरले प्रयोगकर्ता अनुप्रयोगमा कार्यक्रम नियन्त्रण स्थानान्तरण गर्दछ। Altera ले SDM मार्फत बुटलोडरको लागि मेमोरी संगठनमा उल्लिखित मेमोरी संगठन सिफारिस गर्दछ।
चित्र ३०. SDM प्रक्रिया प्रवाह मार्फत बुटलोडर

कन्फिगरेसन

फ्ल्यास

Nios V सफ्टवेयर

SDM

SDM-आधारित FPGA उपकरण

मेलबक्स क्लाइन्ट आईपी

FPGA Logic Nios V का थप वस्तुहरू

४ बाह्य र्‍याम
Nios V सफ्टवेयर

अन-चिप ४

EMIF

RAM

अन-चिप मेमोरी

निओस भि

सफ्टवेयर

SDM मार्फत बुटलोडर

१. Nios V प्रोसेसरले अन-चिप मेमोरीबाट SDM मार्फत बुटलोडर चलाउँछ।
२. SDM मार्फत बुटलोडरले कन्फिगरेसन फ्ल्याससँग सञ्चार गर्छ र Nios V सफ्टवेयर पत्ता लगाउँछ।
३. SDM मार्फत बुटलोडरले कन्फिगरेसन फ्ल्यासबाट Nios V सफ्टवेयरलाई अन-चिप RAM / बाह्य RAM मा प्रतिलिपि गर्छ।
४. SDM मार्फत बुटलोडरले Nios V प्रोसेसर कार्यान्वयनलाई अन-चिप RAM / बाह्य RAM मा रहेको Nios V सफ्टवेयरमा स्विच गर्छ।

४.४.३. OCRAM बाट Nios V प्रोसेसर अनुप्रयोग एक्जिक्युट-इन-प्लेस
यस विधिमा, Nios V प्रोसेसर रिसेट ठेगाना अन-चिप मेमोरी (OCRAM) को आधार ठेगानामा सेट गरिएको छ। एप्लिकेसन बाइनरी (.hex) file क्वार्टस प्राइम सफ्टवेयरमा हार्डवेयर डिजाइन कम्पाइल गरिसकेपछि, FPGA कन्फिगर भएपछि OCRAM मा लोड हुन्छ। Nios V प्रोसेसर रिसेट भएपछि, अनुप्रयोगले कार्यान्वयन सुरु गर्छ र प्रविष्टि बिन्दुमा शाखा गर्छ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

नोट:

· OCRAM बाट एक्जिक्युट-इन-प्लेस गर्न बुट कपियर आवश्यक पर्दैन किनभने Nios V प्रोसेसर अनुप्रयोग पहिले नै प्रणाली रिसेटमा ठाउँमा छ।
· Altera ले यस बुटिङ विधिको लागि alt_load() सक्षम पार्न सिफारिस गर्दछ ताकि FPGA उपकरण छवि पुन: कन्फिगर नगरी रिसेट गर्दा एम्बेडेड सफ्टवेयरले समान रूपमा व्यवहार गरोस्।
· प्रणाली रिसेट गर्दा .rwdata खण्ड प्रतिलिपि गर्न तपाईंले BSP सेटिङहरूमा alt_load() प्रकार्य सक्षम गर्नुपर्छ। यस विधिमा, कार्यक्रम कार्यान्वयनमा ओभरराइटिङ हुनबाट बच्नको लागि प्रारम्भिक चरहरूको लागि प्रारम्भिक मानहरू सम्बन्धित चरहरूबाट अलग भण्डारण गरिन्छ।

४.४.४. TCM बाट Nios V प्रोसेसर अनुप्रयोग एक्जिक्युट-इन-प्लेस
एक्जिक्युट-इन-प्लेस विधिले Nios V प्रोसेसर रिसेट ठेगानालाई कडा रूपमा जोडिएको मेमोरी (TCM) को आधार ठेगानामा सेट गर्छ। एप्लिकेसन बाइनरी (.hex) file क्वार्टस प्राइम सफ्टवेयरमा हार्डवेयर डिजाइन कम्पाइल गरेपछि FPGA कन्फिगर गर्दा TCM मा लोड हुन्छ। Nios V प्रोसेसर रिसेट भएपछि, अनुप्रयोगले कार्यान्वयन सुरु गर्छ र प्रविष्टि बिन्दुमा शाखा गर्छ।

नोट:

TCM बाट Execute-In-Place लाई बुट कपियर आवश्यक पर्दैन किनभने Nios V प्रोसेसर अनुप्रयोग पहिले नै प्रणाली रिसेटमा ठाउँमा छ।

४.५. अन-चिप फ्ल्यास (UFM) बाट Nios V प्रोसेसर बुट गर्दै

अन-चिप फ्ल्यास (UFM) बाट Nios V प्रोसेसर बुटिङ र कार्यान्वयन सफ्टवेयर MAX 10 FPGA उपकरणहरूमा उपलब्ध छ। Nios V प्रोसेसरले आन्तरिक कन्फिगरेसन मोड अन्तर्गत अन-चिप फ्ल्यास प्रयोग गरेर निम्न दुई बुट विकल्पहरूलाई समर्थन गर्दछ:
· Nios V प्रोसेसर एप्लिकेसनले अन-चिप फ्ल्यासबाट इन-प्लेस कार्यान्वयन गर्छ।
· Nios V प्रोसेसर अनुप्रयोगलाई बुट कपियर प्रयोग गरेर अन-चिप फ्ल्यासबाट RAM मा प्रतिलिपि गरिन्छ।

तालिका ३३. सम्बन्धित बुट विकल्पहरूसँग समर्थित फ्ल्यास मेमोरीहरू

समर्थित बुट मेमोरीहरू

Nios V बुटिङ विधिहरू

अनुप्रयोगको रनटाइम स्थान

बुट कपियर

MAX १० यन्त्रहरू मात्र (OnChip Flash IP सहित)

अन-चिप फ्ल्यासबाट Nios V प्रोसेसर अनुप्रयोगलाई ठाउँमा कार्यान्वयन गरिन्छ
Nios V प्रोसेसर अनुप्रयोग बुट कपियर प्रयोग गरेर अन-चिप फ्ल्यासबाट RAM मा प्रतिलिपि गरियो

अन-चिप फ्ल्यास (XIP) + OCRAM/ बाह्य RAM (लेखनयोग्य डेटा खण्डहरूको लागि)

alt_load() प्रकार्य

OCRAM/ बाह्य र्याम

GSFI मार्फत बुटलोडर पुन: प्रयोग गर्दै

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

चित्र १।

डिजाइन, कन्फिगरेसन, र बुटिङ फ्लो
डिजाइन · प्लेटफर्म डिजाइनर प्रयोग गरेर आफ्नो Nios V प्रोसेसरमा आधारित परियोजना सिर्जना गर्नुहोस्। · प्रणाली डिजाइनमा बाह्य RAM वा अन-चिप RAM छ भनी सुनिश्चित गर्नुहोस्।

FPGA कन्फिगरेसन र संकलन
· प्लेटफर्म डिजाइनर र क्वार्टस प्राइम सफ्टवेयरमा अन-चिप फ्ल्यास आईपीमा उही आन्तरिक कन्फिगरेसन मोड सेट गर्नुहोस्। · निओस भी प्रोसेसर रिसेट एजेन्टलाई अन-चिप फ्ल्यासमा सेट गर्नुहोस्। · आफ्नो मनपर्ने UFM प्रारम्भिक विधि छनौट गर्नुहोस्। · प्लेटफर्म डिजाइनरमा आफ्नो डिजाइन उत्पन्न गर्नुहोस्। · क्वार्टस प्राइम सफ्टवेयरमा आफ्नो परियोजना कम्पाइल गर्नुहोस्।

प्रयोगकर्ता अनुप्रयोग BSP परियोजना · .sopcinfo मा आधारित Nios V प्रोसेसर HAL BSP सिर्जना गर्नुहोस् file प्लेटफर्म डिजाइनरद्वारा सिर्जना गरिएको। · BSP सम्पादकमा Nios V प्रोसेसर BSP सेटिङहरू र Linker Script सम्पादन गर्नुहोस्। · BSP परियोजना उत्पन्न गर्नुहोस्।
प्रयोगकर्ता अनुप्रयोग एप परियोजना · Nios V प्रोसेसर अनुप्रयोग कोड विकास गर्नुहोस्। · Nios V प्रोसेसर अनुप्रयोग कम्पाइल गर्नुहोस् र Nios V प्रोसेसर अनुप्रयोग (.hex) उत्पन्न गर्नुहोस्। file· यदि तपाईंले Intel FPGA On-Chip Flash IP मा Initialize memory content विकल्प जाँच गर्नुभयो भने Quartus Prime सफ्टवेयरमा आफ्नो परियोजना पुन: कम्पाइल गर्नुहोस्।

प्रोग्रामिङ Files रूपान्तरण, डाउनलोड र चलाउनुहोस् · अन-चिप फ्ल्यास उत्पन्न गर्नुहोस् .pof file कन्भर्ट प्रोग्रामिङ प्रयोग गर्दै Fileक्वार्टस प्राइम सफ्टवेयरमा रहेको सुविधा।
· .pof प्रोग्राम गर्नुहोस् file तपाईंको MAX 10 उपकरणमा। · तपाईंको हार्डवेयरलाई पावर साइकल गर्नुहोस्।
४.५.१. MAX १० FPGA अन-चिप फ्ल्यास विवरण
MAX १० FPGA उपकरणहरूमा अन-चिप फ्ल्यास हुन्छ जुन दुई भागमा विभाजित हुन्छ: · कन्फिगरेसन फ्ल्यास मेमोरी (CFM) — हार्डवेयर कन्फिगरेसन डेटा भण्डारण गर्दछ
अधिकतम १० FPGA हरू। · प्रयोगकर्ता फ्ल्यास मेमोरी (UFM) — प्रयोगकर्ता डेटा वा सफ्टवेयर अनुप्रयोगहरू भण्डारण गर्दछ।
MAX 10 उपकरणको UFM आर्किटेक्चर नरम र कडा IP हरूको संयोजन हो। तपाईंले क्वार्टस प्राइम सफ्टवेयरमा रहेको अन-चिप फ्ल्यास IP कोर प्रयोग गरेर मात्र UFM पहुँच गर्न सक्नुहुन्छ।
अन-चिप फ्ल्यास आईपी कोरले निम्न सुविधाहरूलाई समर्थन गर्दछ: · UFM र CFM (यदि प्लेटफर्म डिजाइनरमा सक्षम पारिएको छ भने) क्षेत्रहरूमा पहुँचहरू पढ्नुहोस् वा लेख्नुहोस्।
Avalon MM डेटा र नियन्त्रण स्लेभ इन्टरफेस प्रयोग गर्दै। · पृष्ठ मेटाउने, सेक्टर मेटाउने र सेक्टर लेख्ने समर्थन गर्दछ। · विभिन्न EDA सिमुलेशन उपकरणहरू प्रयोग गरेर UFM पढ्ने/लेख्ने पहुँचहरूको लागि सिमुलेशन मोडेल।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

तालिका ३४. MAX १० FPGA उपकरणहरूमा अन-चिप फ्ल्यास क्षेत्रहरू

फ्ल्यास क्षेत्रहरू

कार्यक्षमता

कन्फिगरेसन फ्ल्यास मेमोरी (सेक्टरहरू CFM0-2)

FPGA कन्फिगरेसन file भण्डारण

प्रयोगकर्ता फ्ल्यास मेमोरी (सेक्टरहरू UFM0-1)

Nios V प्रोसेसर अनुप्रयोग र प्रयोगकर्ता डेटा

MAX 10 FPGA उपकरणहरूले धेरै कन्फिगरेसन मोडहरूलाई समर्थन गर्दछ र यी मध्ये केही मोडहरूले CFM1 र CFM2 लाई अतिरिक्त UFM क्षेत्रको रूपमा प्रयोग गर्न अनुमति दिन्छ। निम्न तालिकाले MAX 10 FPGA को कन्फिगरेसन मोडहरूमा आधारित FPGA कन्फिगरेसन छविहरूको भण्डारण स्थान देखाउँछ।

तालिका ३५। FPGA कन्फिगरेसन छविहरूको भण्डारण स्थान

कन्फिगरेसन मोड दोहोरो संकुचित छविहरू

CFM2 कम्प्रेस गरिएको छवि २

CFM1

CFM0 कम्प्रेस गरिएको छवि २

एकल असम्पीडित छवि

भर्चुअल UFM

असम्पीडित छवि

मेमोरी इनिसियलाइजेसनको साथ एकल असम्पीडित छवि

असम्पीडित छवि (पूर्व-प्रारम्भिक अन-चिप मेमोरी सामग्री सहित)

मेमोरी इनिसियलाइजेसन भएको एकल कम्प्रेस्ड छवि कम्प्रेस्ड छवि (पूर्व-इनिसियलाइज्ड अन-चिप मेमोरी सामग्री सहित)

एकल कम्प्रेस गरिएको छवि

भर्चुअल UFM

कम्प्रेस गरिएको छवि

MAX १० FPGA हरूमा फ्ल्यास मेमोरीमा पहुँच गर्न तपाईंले अन-चिप फ्ल्यास IP कोर प्रयोग गर्नुपर्छ। तपाईंले अन-चिप फ्ल्यास IP लाई क्वार्टस प्राइम सफ्टवेयरमा इन्स्ट्यान्टिएट गर्न र जडान गर्न सक्नुहुन्छ। Nios V सफ्ट कोर प्रोसेसरले अन-चिप फ्ल्यास IP सँग सञ्चार गर्न प्लेटफर्म डिजाइनर इन्टरकनेक्टहरू प्रयोग गर्दछ।
चित्र ३२. अन-चिप फ्ल्यास आईपी र निओस भी प्रोसेसर बीचको जडान

नोट:

प्रोसेसरलाई लेख्ने र मेटाउने कार्यहरू नियन्त्रण गर्न सक्षम बनाउन अन-चिप फ्ल्यास csr पोर्ट Nios V प्रोसेसर data_manager मा जडान भएको सुनिश्चित गर्नुहोस्।
अन-चिप फ्ल्यास आईपी कोरले पाँच फ्ल्यास क्षेत्रहरूमा पहुँच प्रदान गर्न सक्छ - UFM0, UFM1, CFM0, CFM1, र CFM2।
UFM र CFM क्षेत्रहरूको बारेमा महत्त्वपूर्ण जानकारी।: · CFM क्षेत्रहरू कन्फिगरेसन (बिटस्ट्रीम) डेटा (*.pof) भण्डारणको लागि हुन्।
· प्रयोगकर्ता डेटा UFM क्षेत्रहरूमा भण्डारण गर्न सकिन्छ र लुकाउन सकिन्छ, यदि प्लेटफर्म डिजाइनर उपकरणमा सही सेटिङहरू चयन गरिएको छ भने।
· केही उपकरणहरूमा UFM1 सेक्टर हुँदैन। तपाईंले तालिका हेर्न सक्नुहुन्छ: प्रत्येक व्यक्तिगत MAX 10 FPGA उपकरणमा उपलब्ध सेक्टरहरूको लागि UFM र CFM सेक्टर साइज।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

· तपाईंले एकल अनकम्प्रेस्ड छवि कन्फिगरेसन मोड चयन गरेर CFM2 लाई भर्चुअल UFM को रूपमा कन्फिगर गर्न सक्नुहुन्छ।
· तपाईंले सिंगल अनकम्प्रेस्ड इमेज कन्फिगरेसन मोड चयन गरेर CFM2 र CFM1 लाई भर्चुअल UFM को रूपमा कन्फिगर गर्न सक्नुहुन्छ।
· चयन गरिएका MAX 10 FPGA उपकरणहरू अनुसार प्रत्येक क्षेत्रको आकार फरक हुन्छ।

तालिका १।

UFM र CFM क्षेत्र आकार
यो तालिकाले UFM र CFM एरेहरूको आयामहरू सूचीबद्ध गर्दछ।

यन्त्र

प्रति क्षेत्र पृष्ठहरू

UFM1 UFM0 CFM2 CFM1 CFM0

पृष्ठ आकार (Kbit)

अधिकतम प्रयोगकर्ता
फ्ल्यास मेमोरी साइज (Kbit) (३)

कुल कन्फिगरेसन मेमोरी साइज (Kbit)

10M02 3

34 16

544

10M04 0

३५ ६७ ३५ ६७

1248

2240

10M08 8

३५ ६७ ३५ ६७

1376

2240

10M16 4

३५ ६७ ३५ ६७

2368

4224

10M25 4

३५ ६७ ३५ ६७

3200

5888

10M40 4

३५ ६७ ३५ ६७

5888

10752

10M50 4

३५ ६७ ३५ ६७

5888

10752

OCRAM साइज (Kbit)
१ २ ३ ४५ ६ ७ ८९

सम्बन्धित जानकारी · MAX १० FPGA कन्फिगरेसन प्रयोगकर्ता गाइड · Altera MAX १० प्रयोगकर्ता फ्ल्यास मेमोरी प्रयोगकर्ता गाइड

४.५.२. UFM बाट Nios V प्रोसेसर अनुप्रयोग एक्जिक्युट-इन-प्लेस

UFM समाधानबाट Execute-In-Place Nios V प्रोसेसर अनुप्रयोगहरूको लागि उपयुक्त छ जसलाई सीमित अन-चिप मेमोरी प्रयोग आवश्यक पर्दछ। alt_load() प्रकार्यले मिनी बुट कपियरको रूपमा काम गर्दछ जसले BSP सेटिङहरूको आधारमा बुट मेमोरीबाट RAM मा डेटा खण्डहरू (.rodata, .rwdata, वा .exceptions) प्रतिलिपि गर्दछ। कोड खण्ड (.text),
जुन पढ्ने मात्र खण्ड हो, MAX 10 अन-चिप फ्ल्यास मेमोरी क्षेत्रमा रहन्छ। यो सेटअपले RAM को प्रयोगलाई कम गर्छ तर कोड कार्यान्वयन कार्यसम्पादनलाई सीमित गर्न सक्छ किनभने फ्ल्यास मेमोरीमा पहुँच अन-चिप र्याम भन्दा ढिलो हुन्छ।

Nios V प्रोसेसर अनुप्रयोग UFM क्षेत्रमा प्रोग्राम गरिएको छ। Nios V प्रोसेसरको रिसेट भेक्टरले प्रणाली रिसेट पछि UFM बाट कोड कार्यान्वयन गर्न UFM आधार ठेगानामा औंल्याउँछ।

यदि तपाईं आफ्नो एप्लिकेसन डिबग गर्न स्रोत-स्तर डिबगर प्रयोग गर्दै हुनुहुन्छ भने, तपाईंले हार्डवेयर ब्रेकपोइन्ट प्रयोग गर्नुपर्छ। यो किनभने UFM ले अनियमित मेमोरी पहुँचलाई समर्थन गर्दैन, जुन सफ्ट ब्रेकपोइन्ट डिबगिङको लागि आवश्यक छ।

नोट:

MAX 10 मा एक्जिक्युट-इन-प्लेस गर्दा तपाईंले UFM मेटाउन वा लेख्न सक्नुहुन्न। यदि तपाईंलाई UFM मेटाउन वा लेख्न आवश्यक छ भने बुट कपियर दृष्टिकोणमा स्विच गर्नुहोस्।

(३) अधिकतम सम्भावित मान, जुन तपाईंले चयन गर्नुभएको कन्फिगरेसन मोडमा निर्भर गर्दछ।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

चित्र ३३. UFM बाट Nios V प्रोसेसर अनुप्रयोग XIP

अधिकतम १० यन्त्र

.पीओएफ
निओस भी हार्डवेयर .एसओएफ
निओस भी सफ्टवेयर .हेक्स

क्वार्टस प्रोग्रामर

अन-चिप फ्ल्यास

CFM

Nios V हार्डवेयर

UFM

Nios V सफ्टवेयर

आन्तरिक कन्फिगरेसन

अन-चिप फ्ल्यास आईपी

FPGA तर्क
Nios V प्रोसेसर

अन-चिप र्‍याम

बाह्य

RAM

EMIF

४.५.२.१. हार्डवेयर डिजाइन प्रवाह
निम्न खण्डले अन-चिप फ्ल्यासबाट Nios V प्रोसेसर अनुप्रयोगको लागि बुटेबल प्रणाली निर्माण गर्ने चरण-दर-चरण विधि वर्णन गर्दछ। पूर्वampतलको LE MAX 10 उपकरण प्रयोग गरेर बनाइएको हो।
IP कम्पोनेन्ट सेटिङहरू
१. क्वार्टस प्राइम र प्लेटफर्म डिजाइनर प्रयोग गरेर आफ्नो Nios V प्रोसेसर प्रोजेक्ट सिर्जना गर्नुहोस्। २. आफ्नो प्लेटफर्ममा बाह्य RAM वा अन-चिप मेमोरी (OCRAM) थपिएको सुनिश्चित गर्नुहोस्।
डिजाइनर प्रणाली।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
चित्र ४ उदाampOnChip Flash (UFM) बाट Nios V बुट गर्न प्लेटफर्म डिजाइनरमा IP जडानहरू

३. अन-चिप फ्ल्यास आईपी प्यारामिटर सम्पादकमा, तपाईंको डिजाइन प्राथमिकता अनुसार कन्फिगरेसन मोडलाई निम्न मध्ये एकमा सेट गर्नुहोस्: · एकल अनकम्प्रेस्ड छवि · एकल कम्प्रेस्ड छवि · मेमोरी इनिसियलाइजेसनको साथ एकल अनकम्प्रेस्ड छवि · मेमोरी इनिसियलाइजेसनको साथ एकल कम्प्रेस्ड छवि
दोहोरो कम्प्रेस्ड छविहरूको बारेमा थप जानकारीको लागि, MAX 10 FPGA कन्फिगरेसन प्रयोगकर्ता गाइड - रिमोट सिस्टम अपग्रेड हेर्नुहोस्।

नोट:

तपाईंले अन-चिप फ्ल्यास आईपीमा प्रत्येक CFM क्षेत्रहरूमा लुकेको पहुँच तोक्नु पर्छ।

चित्र ३५. अन-चिप फ्ल्यास प्यारामिटर सम्पादकमा कन्फिगरेसन मोड चयन

अन-चिप फ्ल्यास आईपी सेटिङहरू - UFM प्रारम्भिकरण तपाईं आफ्नो प्राथमिकता अनुसार निम्न विधिहरू मध्ये एक छनौट गर्न सक्नुहुन्छ:

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

नोट:

त्यसपछिका उपअध्यायहरू (सफ्टवेयर डिजाइन फ्लो र प्रोग्रामिङ) का चरणहरू तपाईंले यहाँ गर्नुभएको छनौटमा निर्भर गर्दछन्।

· विधि १: संकलनको क्रममा SOF मा UFM डेटा सुरु गर्नुहोस्
क्वार्टस प्राइमले संकलनको क्रममा SOF मा UFM प्रारम्भिक डेटा समावेश गर्दछ। यदि UFM डेटामा परिवर्तनहरू छन् भने SOF पुन: संकलन आवश्यक पर्दछ।
१. फ्ल्यास सामग्री सुरु गर्नुहोस् र गैर-पूर्वनिर्धारित सुरुवात सक्षम गर्नुहोस् जाँच गर्नुहोस् file.

चित्र ३६. फ्ल्यास सामग्रीहरू सुरु गर्नुहोस् र गैर-पूर्वनिर्धारित सुरुवात सक्षम गर्नुहोस् File

२. उत्पन्न गरिएको .hex को मार्ग निर्दिष्ट गर्नुहोस् file (elf2hex आदेशबाट) प्रयोगकर्ताले सिर्जना गरेको हेक्स वा mif मा file.
चित्र ३७. .hex थप्दै File बाटो

· विधि २: POF उत्पादनको क्रममा UFM डेटालाई कम्पाइल गरिएको SOF सँग मिलाउनुहोस्
प्रोग्रामिङ रूपान्तरण गर्दा UFM डेटा कम्पाइल गरिएको SOF सँग जोडिन्छ। files. UFM डेटा परिवर्तन भए पनि, तपाईंले SOF पुन: कम्पाइल गर्नु पर्दैन। विकासको क्रममा, तपाईंले SOF पुन: कम्पाइल गर्नु पर्दैन। fileअनुप्रयोगमा परिवर्तनहरूको लागि s। Alterare ले अनुप्रयोग विकासकर्ताहरूको लागि यो विधि सिफारिस गर्दछ।
१. फ्ल्यास सामग्री सुरु गर्नुहोस् अनचेक गर्नुहोस्..
चित्र ३८. पूर्वनिर्धारित नभएको सुरुवातको साथ फ्ल्यास सामग्री सुरु गर्नुहोस् File

Nios V प्रोसेसर एक्जिक्युट-इन-प्लेस विधिको लागि एजेन्ट सेटिङहरू रिसेट गर्नुहोस्
१. Nios V प्रोसेसर प्यारामिटर सम्पादकमा, रिसेट एजेन्टलाई अन-चिप फ्ल्यासमा सेट गर्नुहोस्।
चित्र ३९. रिसेट एजेन्टको साथ Nios V प्रोसेसर प्यारामिटर सम्पादक सेटिङहरू अन-चिप फ्ल्यासमा सेट गरिएको

२. जेनेरेसन संवाद बक्स देखा पर्दा जेनेरेट HDL मा क्लिक गर्नुहोस्। ३. आउटपुट निर्दिष्ट गर्नुहोस् file जेनेरेसन विकल्पहरू र जेनेरेट क्लिक गर्नुहोस्।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
क्वार्टस प्राइम सफ्टवेयर सेटिङहरू १. क्वार्टस प्राइम सफ्टवेयरमा, असाइनमेन्ट्स डिभाइस डिभाइसमा क्लिक गर्नुहोस् र पिन गर्नुहोस्।
विकल्पहरू कन्फिगरेसन। अन-चिप फ्ल्यास आईपीमा सेटिङ अनुसार कन्फिगरेसन मोड सेट गर्नुहोस्। चित्र ४०। क्वार्टस प्राइम सफ्टवेयरमा कन्फिगरेसन मोड चयन

२. उपकरण र पिन विकल्प विन्डोबाट बाहिर निस्कन ठीक छ क्लिक गर्नुहोस्,
३. उपकरण विन्डोबाट बाहिर निस्कन ठीक छ मा क्लिक गर्नुहोस्।
४. आफ्नो परियोजना कम्पाइल गर्न र .sof उत्पन्न गर्न Processing Start Compilation मा क्लिक गर्नुहोस्। file.

नोट:

यदि क्वार्टस प्राइम सफ्टवेयर र प्लेटफर्म डिजाइनर प्यारामिटर सम्पादकमा कन्फिगरेसन मोड सेटिङ फरक छ भने, क्वार्टस प्राइम परियोजना निम्न त्रुटि सन्देशको साथ असफल हुन्छ।

चित्र १।

फरक कन्फिगरेसन मोड सेटिङको लागि त्रुटि सन्देश त्रुटि (१४७४०): एटम “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” मा कन्फिगरेसन मोड परियोजना सेटिङसँग मेल खाँदैन। परियोजना सेटिङसँग मेल खाने Qsys प्रणाली अपडेट र पुन: उत्पन्न गर्नुहोस्।

सम्बन्धित जानकारी MAX 10 FPGA कन्फिगरेसन प्रयोगकर्ता गाइड

४.५.२.२। सफ्टवेयर डिजाइन प्रवाह
यो खण्डले Nios V प्रोसेसर सफ्टवेयर परियोजना उत्पन्न गर्न र निर्माण गर्न डिजाइन प्रवाह प्रदान गर्दछ। सुव्यवस्थित निर्माण प्रवाह सुनिश्चित गर्न, तपाईंलाई आफ्नो डिजाइन परियोजनामा समान निर्देशिका रूख सिर्जना गर्न प्रोत्साहित गरिन्छ। निम्न सफ्टवेयर डिजाइन प्रवाह यस निर्देशिका रूखमा आधारित छ।
सफ्टवेयर प्रोजेक्ट डाइरेक्टरी ट्री सिर्जना गर्न, यी चरणहरू पालना गर्नुहोस्: १. तपाईंको डिजाइन प्रोजेक्ट फोल्डरमा, सफ्टवेयर नामक फोल्डर सिर्जना गर्नुहोस्। २. सफ्टवेयर फोल्डरमा, hal_app र hal_bsp नामक दुई फोल्डरहरू सिर्जना गर्नुहोस्।
चित्र ४२. सफ्टवेयर परियोजना निर्देशिका रूख

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
एप्लिकेसन BSP परियोजना सिर्जना गर्दै
BSP सम्पादक सुरु गर्न, यी चरणहरू पालना गर्नुहोस्: १. Nios V कमाण्ड शेल प्रविष्ट गर्नुहोस्। २. niosv-bsp-editor कमाण्डको साथ BSP सम्पादकलाई आह्वान गर्नुहोस्। ३. BSP सम्पादकमा, क्लिक गर्नुहोस् File तपाईंको BSP परियोजना सुरु गर्न नयाँ BSP। ४. निम्न सेटिङहरू कन्फिगर गर्नुहोस्:
· SOPC जानकारी File नाम: SOPCINFO प्रदान गर्नुहोस् file (.sopcinfo)। · CPU नाम: Nios V प्रोसेसर चयन गर्नुहोस्। · अपरेटिङ सिस्टम: Nios V प्रोसेसरको अपरेटिङ सिस्टम चयन गर्नुहोस्। · संस्करण: पूर्वनिर्धारित रूपमा छोड्नुहोस्। · BSP लक्ष्य निर्देशिका: BSP परियोजनाको निर्देशिका मार्ग चयन गर्नुहोस्। तपाईं सक्नुहुन्छ
यसलाई पहिले नै सेट गर्नुहोस् /software/hal_bsp पूर्वनिर्धारित स्थानहरू प्रयोग गर्नुहोस् सक्षम पारेर। · BSP सेटिङहरू File नाम: BSP सेटिङहरूको नाम टाइप गर्नुहोस् File. · थप Tcl स्क्रिप्टहरू: थप Tcl स्क्रिप्ट सक्षम पारेर BSP Tcl स्क्रिप्ट प्रदान गर्नुहोस्। ५. ठीक छ क्लिक गर्नुहोस्।
चित्र ४३. नयाँ BSP कन्फिगर गर्नुहोस्

BSP सम्पादक कन्फिगर गर्ने र BSP परियोजना उत्पन्न गर्ने
तपाईंले आफ्नो डिजाइन प्राथमिकताको आधारमा प्रोसेसरको अपवाद भेक्टरलाई अन-चिप मेमोरी (OCRAM) वा अन-चिप फ्ल्यासमा परिभाषित गर्न सक्नुहुन्छ। अवरोध प्रशोधनलाई छिटो बनाउन अपवाद भेक्टर मेमोरीलाई OCRAM/बाह्य RAM मा सेट गर्न सिफारिस गरिन्छ। १. मुख्य सेटिङहरू उन्नत hal.linker मा जानुहोस्। २. यदि तपाईंले अपवाद भेक्टरको रूपमा अन-चिप फ्ल्याश चयन गर्नुभयो भने,
क. निम्न सेटिङहरू सक्षम गर्नुहोस्:

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata चित्र ४४। Advanced.hal.linker सेटिङहरू

b. BSP सम्पादकमा रहेको Linker Script ट्याबमा क्लिक गर्नुहोस्। c. Linker Section Name मा रहेको .exceptions र .text क्षेत्रहरूलाई यसमा सेट गर्नुहोस्
अन-चिप फ्ल्यास। घ. लिङ्कर सेक्सन नाम सूचीमा रहेका बाँकी क्षेत्रहरूलाई अन-चिपमा सेट गर्नुहोस्।
मेमोरी (OCRAM) वा बाह्य RAM।
चित्र ४५. लिङ्कर क्षेत्र सेटिङहरू (अपवाद भेक्टर मेमोरी: अन-चिप फ्ल्यास)

३. यदि तपाईंले OCRAM/बाह्य RAM लाई अपवाद भेक्टरको रूपमा चयन गर्नुभयो भने, a. निम्न सेटिङहरू सक्षम गर्नुहोस्: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
चित्र ४६. लिङ्कर क्षेत्र सेटिङहरू (अपवाद भेक्टर मेमोरी: OCRAM/बाह्य RAM)

b. BSP सम्पादकमा रहेको लिङ्कर स्क्रिप्ट ट्याबमा क्लिक गर्नुहोस्।
ग. लिङ्कर सेक्सनको नाममा रहेको.text क्षेत्रहरूलाई अन-चिप फ्ल्यासमा सेट गर्नुहोस्।
घ. लिङ्कर सेक्सन नाम सूचीमा रहेका बाँकी क्षेत्रहरूलाई अन-चिप मेमोरी (OCRAM) वा बाह्य RAM मा सेट गर्नुहोस्।

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
चित्र ४७. लिङ्कर क्षेत्र सेटिङहरू (अपवाद भेक्टर मेमोरी: OCRAM)
४. BSP परियोजना उत्पन्न गर्न जेनेरेटमा क्लिक गर्नुहोस्। प्रयोगकर्ता अनुप्रयोग परियोजना उत्पन्न गर्दै File १. software/hal_app फोल्डरमा नेभिगेट गर्नुहोस् र आफ्नो एप्लिकेसन स्रोत सिर्जना गर्नुहोस्
कोड। २. Nios V कमाण्ड शेल सुरु गर्नुहोस्। ३. CMakeLists.txt एप्लिकेसन उत्पन्न गर्न तलको कमाण्ड कार्यान्वयन गर्नुहोस्।
niosv-एप –एप-डाइरेक्टरी=सफ्टवेयर/हल_एप –bsp-डाइरेक्टरी=सफ्टवेयर/हल_बीएसपी –srcs=सफ्टवेयर/हल_एप/
प्रयोगकर्ता अनुप्रयोग परियोजना निर्माण गर्दै तपाईंले Altera FPGA हरूको लागि Ashling RiscFree IDE प्रयोग गरेर वा कमाण्ड लाइन इन्टरफेस (CLI) मार्फत प्रयोगकर्ता अनुप्रयोग परियोजना निर्माण गर्न छनौट गर्न सक्नुहुन्छ। यदि तपाईं CLI प्रयोग गर्न चाहनुहुन्छ भने, तपाईं निम्न आदेश प्रयोग गरेर प्रयोगकर्ता अनुप्रयोग निर्माण गर्न सक्नुहुन्छ: cmake -G “Unix Makefiles” -B सफ्टवेयर/hal_app/निर्माण -S सफ्टवेयर/hal_app बनाउन -C सफ्टवेयर/hal_app/निर्माण
अनुप्रयोग (.elf) file software/hal_app/build फोल्डरमा सिर्जना गरिएको छ। HEX उत्पन्न गर्दै File तपाईंले .hex उत्पन्न गर्नुपर्छ। file तपाईंको आवेदन .elf बाट file, ताकि तपाईं .pof सिर्जना गर्न सक्नुहुनेछ file उपकरणहरू प्रोग्रामिङ गर्न उपयुक्त। १. Nios V कमाण्ड शेल सुरु गर्नुहोस्। २. अन-चिप फ्ल्यासबाट Nios V प्रोसेसर अनुप्रयोग बुटको लागि, निम्न प्रयोग गर्नुहोस्
तपाईंको अनुप्रयोगको लागि ELF लाई HEX मा रूपान्तरण गर्न कमाण्ड लाइन। यो आदेशले प्रयोगकर्ता अनुप्रयोग (onchip_flash.hex) सिर्जना गर्दछ। file. elf2hex सफ्टवेयर/hal_app/build/ .एल्फ -o अनचिप_फ्ल्याश.हेक्स
-ख -w ८ -e ३. अन-चिप फ्ल्यास आईपी (विधि १) मा इनिसियलाइज मेमोरी कन्टेन्ट विकल्प जाँच गर्नुभयो भने हार्डवेयर डिजाइन पुन: कम्पाइल गर्नुहोस्। यो SOF मा सफ्टवेयर डेटा (.HEX) समावेश गर्न हो। file.

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
४.५.२.३. प्रोग्रामिङ १. क्वार्टस प्राइममा, क्लिक गर्नुहोस् File प्रोग्रामिङ रूपान्तरण गर्नुहोस् Files. २. आउटपुट प्रोग्रामिङ अन्तर्गत file, प्रोग्रामर वस्तु छान्नुहोस् File (.pof) प्रोग्रामिङको रूपमा file प्रकार। ३. मोडलाई आन्तरिक कन्फिगरेसनमा सेट गर्नुहोस्।
चित्र ४८. कन्भर्ट प्रोग्रामिङ File सेटिङहरू
४. विकल्पहरू/बुट जानकारी… मा क्लिक गर्नुहोस्, MAX १० उपकरण विकल्प विन्डो देखा पर्दछ। ५. अन-चिप फ्ल्यास आईपीमा फ्ल्यास सामग्री सेटिंग्स सुरु गर्नुहोस् मा आधारित, प्रदर्शन गर्नुहोस्
निम्न चरणहरू मध्ये एक: · यदि इनिसियलाइज फ्ल्यास सामग्री जाँच गरिएको छ (विधि १), UFM इनिसियलाइजेशन डेटा
क्वार्टस प्राइम संकलनको समयमा SOF मा समावेश गरिएको थियो। — UFM स्रोतको लागि Page_0 चयन गर्नुहोस्: विकल्प। ठीक छ क्लिक गर्नुहोस् र अगाडि बढ्नुहोस्
अर्को। चित्र ४९। यदि इनिसियलाइज फ्ल्यास सामग्री जाँच गरिएको छ भने UFM स्रोतको लागि पृष्ठ_० सेट गर्दै

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

प्रतिक्रिया पठाउनुहोस्

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६
· यदि इनिसियलाइज फ्ल्यास सामग्री जाँच गरिएको छैन भने (विधि २), लोड मेमोरी छनौट गर्नुहोस् file UFM स्रोत विकल्पको लागि। उत्पन्न गरिएको अन-चिप फ्ल्यास HEX मा ब्राउज गर्नुहोस् file (onchip_flash.hex) मा File path: र OK मा क्लिक गर्नुहोस्। यो चरणले SOF मा छुट्टै UFM डेटा थप्छ। file प्रोग्रामिङको क्रममा file रूपान्तरण।
चित्र ५०. लोड मेमोरी सेट गर्दै File यदि इनिसियलाइज फ्ल्यास सामग्री जाँच गरिएको छैन भने UFM स्रोतको लागि

६. कन्भर्ट प्रोग्रामिङमा File इनपुटमा, संवाद बक्स files खण्ड रूपान्तरण गर्न, थप्नुहोस् मा क्लिक गर्नुहोस् File... र उत्पन्न गरिएको क्वार्टस प्राइम .sof मा औंल्याउनुहोस् file.
चित्र ५१. इनपुट Fileकन्भर्ट प्रोग्रामिङमा कन्भर्ट गर्न s Fileएकल छवि मोडको लागि s

७. .pof सिर्जना गर्न जेनेरेटमा क्लिक गर्नुहोस् file८. .pof प्रोग्राम गर्नुहोस् file तपाईंको MAX 10 उपकरणमा। 9. तपाईंको हार्डवेयरलाई पावर साइकल गर्नुहोस्।

४.५.३. बुट कपियर प्रयोग गरेर UFM बाट RAM मा Nios V प्रोसेसर अनुप्रयोग प्रतिलिपि गरियो

अल्टेराले MAX 10 FPGA Nios V प्रोसेसर प्रणाली डिजाइनहरूको लागि यो समाधान सिफारिस गर्दछ जहाँ अनुप्रयोग सफ्टवेयर विकास र उच्च प्रणाली प्रदर्शनको धेरै पुनरावृत्तिहरू आवश्यक पर्दछ। बुट कपियर UFM भित्र अफसेटमा अवस्थित छ जुन रिसेट भेक्टरको ठेगाना जस्तै हो। Nios V अनुप्रयोग बुट कपियरको छेउमा अवस्थित छ।

यस बुट विकल्पको लागि, Nios V प्रोसेसरले UFM क्षेत्रबाट OCRAM वा बाह्य RAM मा अनुप्रयोग प्रतिलिपि गर्न प्रणाली रिसेट भएपछि बुट कपीयर कार्यान्वयन गर्न थाल्छ। प्रतिलिपि पूरा भएपछि, Nios V प्रोसेसरले कार्यक्रम नियन्त्रण अनुप्रयोगमा स्थानान्तरण गर्दछ।

नोट:

लागू गरिएको बुट कपियर GSFI मार्फत बुटलोडर जस्तै हो।

प्रतिक्रिया पठाउनुहोस्

Nios® V इम्बेडेड प्रोसेसर डिजाइन ह्यान्डबुक ७

४. Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधान ७२६९५२ | २०२५.०७.१६

चित्र ५२. बुट कपियर प्रयोग गरेर UFM बाट RAM मा Nios V अनुप्रयोग प्रतिलिपि गरियो

अधिकतम १० यन्त्र

.पीओएफ
निओस भी हार्डवेयर .एसओएफ
निओस भी सफ्टवेयर .हेक्स
बुटलोडर .SREC

क्वार्टस प्रोग्रामर

बाह्य RAM
Nios V सफ्टवेयर

अन-चिप फ्ल्यास

CFM

निओस भी हरदवा

कागजातहरू / स्रोतहरू

अल्टेरा निओस भी इम्बेडेड प्रोसेसर [pdf] प्रयोगकर्ता गाइड
निओस वी, निओस वीएम, निओस वीजी, निओस वीसी, निओस वी एम्बेडेड प्रोसेसर, निओस वी, एम्बेडेड प्रोसेसर, प्रोसेसर

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

अल्टेरा निओस भी इम्बेडेड प्रोसेसर

निर्दिष्टीकरणहरू

Nios V प्रोसेसर हार्डवेयर प्रणाली डिजाइन

Nios V प्रोसेसर सफ्टवेयर प्रणाली डिजाइन

Nios V प्रोसेसर कन्फिगरेसन र बुटिङ समाधानहरू

कागजातहरू / स्रोतहरू

सन्दर्भहरू

एक टिप्पणी छोड्नुहोस्

जवाफ रद्द गर्नुहोस्