इंटेल AN-963 MAX 10 हिटलेस

Intel® MAX® 10 DD सुविधा विकल्प उपकरणहरू हिटलेस अपडेट कार्यान्वयन दिशानिर्देशहरू

परिचय

Intel® MAX® 10 उपकरणहरूले हिटलेस अपडेट सुविधा प्रदान गर्दछ, जसले तपाईंलाई Intel MAX 10 उपकरणको आन्तरिक फ्ल्यास छवि अद्यावधिक र पुन: कन्फिगरेसनको क्रममा I/O पिनको स्थिति नियन्त्रण गर्न क्षमता र लचिलोपन प्रदान गर्दछ। सबै I/O पिनहरू हिटलेस अपडेट प्रक्रियामा कुनै अवरोध बिना स्थिर रहन सक्छन्। यो सुविधाले Intel MAX 10 उपकरणलाई प्रणाली नियन्त्रकको रूपमा व्यवहार गर्न अनुमति दिन्छ जब कुनै अवरोध बिना महत्वपूर्ण संकेतहरू निगरानी र नियन्त्रण गर्दछ।
DD सुविधा विकल्पको साथ Intel MAX 10 उपकरणहरूले आन्तरिक J सँग हिटलेस अपडेटको विस्तार प्रदान गर्दछ।TAG इन्टरफेस, बाह्य J प्रयोग गर्नुको अतिरिक्तTAG पिन। आन्तरिक समर्थन गर्न जेTAG इन्टरफेस हिटलेस अपडेट, को व्यवहार nSTATUS, nCONFIG, र CONF_DONE पिन व्यवहार नियन्त्रणयोग्य र अवलोकनयोग्य देखि अवलोकनयोग्य मात्र परिमार्जन गरिएको छ।
यी दिशानिर्देशहरूले तपाईंलाई आन्तरिक J प्रयोग गरेर हिटलेस अपडेट लागू गर्न मद्दत गर्दछTAG इन्टरफेस।
यो सुविधा केवल Intel MAX 10 यन्त्रहरूमा DD सुविधा विकल्पको साथ समर्थित छ। बाहिरी J प्रयोग गरेर हिटलेस अपडेटको लागिTAG पिन, AN 904: Intel MAX 10 Hitless Update कार्यान्वयन दिशानिर्देशहरूमा सन्दर्भ गर्नुहोस्।

सम्बन्धित जानकारी

• AN 904: Intel MAX 10 Hitless Update कार्यान्वयन दिशानिर्देशहरू
  बाह्य J प्रयोग गरेर हिटलेस अपडेट कार्यान्वयन दिशानिर्देशहरू प्रदान गर्दछTAG पिन
• Intel MAX 10 FPGA उपकरण ओभरview
  Intel MAX 10 उपकरण अर्डर जानकारी प्रदान गर्दछ।

आन्तरिक जे प्रयोग गरेर हिटलेस अपडेटTAG इन्टरफेस

एक Intel Quartus® प्राइम प्रयोगकर्ता डिजाइन सिर्जना गर्नुहोस् जसले आन्तरिक J सक्षम गर्दछTAG J समावेश गरेर इन्टरफेसTAG WYSIWYG परमाणु। चारै जना जेTAG J मा संकेतहरू (TCK, TDI, TMS, र TDO)TAG WYSIWYG एटमलाई भित्री J सुनिश्चित गर्न बाहिर निकाल्नु आवश्यक छTAG Intel MAX 10 उपकरणहरूको इन्टरफेसहरू सही रूपमा कार्य गर्दछ। हिटलेस अपडेट गर्नु अघि, प्रयोगकर्ता डिजाइनले FPGA कोर कपडा मार्फत अनुप्रयोग छविको साथ CFM लाई पहिले प्रोग्राम गर्नुपर्छ र सबै I/Os लाई इच्छित स्थितिमा ड्राइभ गर्नुपर्छ। दोहोरो कन्फिगरेसन Intel FPGA IP को साथ प्रयोगकर्ता तर्क प्रयोग गरेर पुन: कन्फिगरेसन ट्रिगर गरिएको छ।
सम्बन्धित जानकारी
डिजाइन स्टोर: Intel MAX 10 JTAG सुरक्षित अनलक

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

StagIntel MAX 10 Hitless Update को आन्तरिक J प्रयोग गरेरTAG इन्टरफेस

उच्च स्तरमा, आन्तरिक प्रयोग गरी Intel MAX 10 हिटलेस अपडेटको लागि कार्यान्वयन प्रवाह
JTAG इन्टरफेस पाँच सेकेन्डमा वर्गीकृत गर्न सकिन्छtages:

• Stage 1: रिमोट सिस्टम अपडेट (RSU)। Intel MAX 10 उपकरण RSU छविसँग प्रोग्राम गरिएको छ र प्रयोगकर्ता मोड प्रविष्ट गर्नुहोस्। Intel MAX 10 यन्त्र आन्तरिक फ्ल्यास (CFM र UFM) त्यसपछि डिजाईन अझै चलिरहेको बेला नयाँ अनुप्रयोग छविको साथ टाढाबाट अद्यावधिक गरिन्छ।
• Stage 2: I/O clamp सीमा स्क्यान मार्फत। I/O राज्य वास्तविक समय I/O राज्य s मा आधारित सेटअप छampling वा आन्तरिक J प्रयोग गरेर पूर्वनिर्धारित सीमा-स्क्यान डाटामा स्थानान्तरण गरेरTAG I/O cl प्रदर्शन गर्न इन्टरफेसamp इच्छित अवस्थामा। तपाईंले क्रिटिकल डिजाईन रजिष्टरहरू वा सीमित राज्य मेसिन (FSM) मानहरू र इच्छित I/O राज्य मानहरू UFM मा S प्रदर्शन गर्नु अघि भण्डारण गर्न सक्नुहुन्छ।tage २०१०।
• Stage 3: आन्तरिक कन्फिगरेसन। I/Os चाहिएको अवस्थामा रहन्छ जबकि पुन: कन्फिगरेसन आन्तरिक फ्ल्यासबाट CRAM मा हुन्छ।
• Stage 4: उपकरण प्रारम्भिकरण। आन्तरिक कन्फिगरेसन पूरा भएपछि, प्रयोगकर्ता मोडमा प्रवेश गरेपछि I/Os जारी गरिन्छ। तपाईले I/O स्थिति डेटा, दर्ता, वा FSM मान अनलोड गर्न सक्नुहुन्छ जुन पहिले प्रयोगकर्ता फ्ल्यास मेमोरीमा भण्डार गरिएको थियो, प्रयोगकर्ता डिजाइन तर्कलाई सही स्थितिमा cl को रूपमा उही वांछित I/O मान आउटपुट गर्न बाध्य पार्नुहोस्।ampराज्य, प्रणालीमा कुनै बाधा नहोस् भन्ने सुनिश्चित गर्न।
• Stage 5: सामान्य प्रयोगकर्ता सञ्चालन।

चित्र १. एसtagIntel MAX 10 Hitless Update को आन्तरिक J प्रयोग गरेरTAG इन्टरफेस

आन्तरिक जेTAG हिटलेस अपडेट कार्यान्वयन प्रवाह

आन्तरिक जेTAG हिटलेस अपडेट, प्रयोगकर्ता डिजाइनमा निम्न चरणहरू प्रदर्शन गर्नुहोस्:

1. एस कार्यान्वयन गर्नुहोस्AMPले/प्रिलोड जेTAG आन्तरिक J प्रयोग गरेर निर्देशनTAG इन्टरफेस, वांछित I/O स्थितिमा सिफ्ट गर्नुहोस् वा बाउन्ड्री स्क्यानबाट अवस्थित I/O अवस्था कायम गर्नुहोस्।
2. CL कार्यान्वयन गर्नुहोस्AMP आन्तरिक J प्रयोग गरेर निर्देशनTAG इन्टरफेस।
3. दोहोरो कन्फिगरेसन Intel FPGA IP को साथ प्रयोगकर्ता तर्क प्रयोग गरेर पुन: कन्फिगरेसन ट्रिगर गर्नुहोस्।
4. यन्त्र प्रारम्भ र आन्तरिक कन्फिगरेसनको लागि पर्खनुहोस् (आन्तरिक कन्फिगरेसन समयको लागि Intel FPGA उपकरण डाटाशीटमा Intel Devices (Uncompressed .rbf) को लागि आन्तरिक कन्फिगरेसन समय र Intel FPGA यन्त्र डाटाशीटमा आन्तरिक कन्फिगरेसन समय हेर्नुहोस्।
5. प्रयोगकर्ता मोडमा प्रवेश गरेपछि, तपाईंलाई J प्रदर्शन गर्न सिफारिस गरिन्छTAG I/O cl जारी गर्न रिसेट ट्याप गर्नुहोस्amp। वैकल्पिक रूपमा, तपाइँ आन्तरिक J प्रयोग गरेर BYPASS निर्देशनहरू कार्यान्वयन गर्न सक्नुहुन्छTAG I/O cl जारी गर्न इन्टरफेसamp.

सम्बन्धित जानकारी

• Intel MAX 10 FPGA कन्फिगरेसन प्रयोगकर्ता गाइड
• Intel MAX 10 FPGA उपकरण डाटाशीट

आन्तरिक जेTAG रिमोट सिस्टम अपडेट डिजाइन पूर्व प्रयोग गरी हिटलेस अपडेटample

तपाईं आन्तरिक J लागू गर्न Intel MAX 10 रिमोट सिस्टम अपडेट (RSU) समाधानको लाभ उठाउन सक्नुहुन्छ।TAG हिटलेस अपडेट। शीर्षमा Intel MAX 10 RSU सन्दर्भ डिजाइन पूर्वampले, तपाईलाई प्रयोगकर्ता तर्क थप्न आवश्यक छ जुन आन्तरिक J मा जडान हुन्छTAG हिटलेस अपडेट समर्थन गर्न इन्टरफेस।

चित्र 2. Intel MAX 10 RSU सन्दर्भ डिजाइन ब्लक रेखाचित्र आन्तरिक J को लागी प्रयोगकर्ता तर्क संगTAG हिटलेस अपडेट

नोट: तपाईंले हिटलेस अपडेटको लागि आफ्नै प्रयोगकर्ता तर्क तयार गर्न आवश्यक छ।

सिफारिस गरिएको डिजाइन प्रवाह निम्नानुसार छ:

1. Intel MAX 10 यन्त्रलाई पावर अप गर्नुहोस्, रिमोट प्रणाली अपडेट डिजाइनको साथ उपकरण कन्फिगर गर्नुहोस्, र यन्त्रलाई प्रयोगकर्ता मोडमा ल्याउनुहोस्।
2. On Chip Flash Intel FPGA IP प्रयोग गरी CFM10 वा CFM1 मा अनुप्रयोग छवि अद्यावधिक गर्न Intel MAX 2 RSU चलाउनुहोस्।
3. सबै I/Os लाई इच्छित स्थितिमा ड्राइभ गर्नुहोस्।
4. Nios® II ले cl मा प्रयोगकर्ता तर्कसँग अन्तरक्रिया गर्नुपर्छamp पुन: कन्फिगरेसन अघि I/OS। प्रयोगकर्ता तर्क clampआन्तरिक J प्रयोग गरेर I/OSTAG इन्टरफेस।
   a एस कार्यान्वयन गर्नुहोस्AMPले/प्रिलोड जेTAG बाउन्ड्री-स्क्यान चेनको क्याप्चर रजिस्टरमा सबै आउटपुट स्टेट क्याप्चर गर्न निर्देशन।
   b CL कार्यान्वयन गर्नुहोस्AMP cl लाई निर्देशनamp सबै I/Os तिनीहरूको हालको अवस्थामा।
   ग Nios II ले प्रयोगकर्ता तर्कबाट पूर्णता स्थिति पढ्छ, त्यसपछि दोहोरो कन्फिगरेसन Intel FPGA IP सँग पुन: कन्फिगरेसन ट्रिगर गर्दछ।
   d पुन: कन्फिगरेसन पूरा हुनको लागि पर्खनुहोस्।
   e प्रयोगकर्ता मोडमा प्रवेश गरेपछि, तपाईंलाई J प्रदर्शन गर्न सिफारिस गरिन्छTAG I/O cl जारी गर्न रिसेट ट्याप गर्नुहोस्amp। वैकल्पिक रूपमा, तपाइँ आन्तरिक J प्रयोग गरेर BYPASS निर्देशनहरू कार्यान्वयन गर्न सक्नुहुन्छTAG I/O cl जारी गर्न इन्टरफेसamp.
   नोट: जेTAG TDI र TMS पिनहरू उच्च ड्राइभ गरेर परीक्षण पहुँच पोर्ट (TAP) नियन्त्रकलाई रिसेट अवस्थामा राखेर र प्रारम्भ हुनु अघि कम्तिमा 5 घडी चक्रका लागि TCK पिन टगल गरेर ट्याप रिसेट गर्न सकिन्छ।
5. यस बिन्दुमा, नयाँ अनुप्रयोग छवि अद्यावधिक गरिएको छ र I/O cl छैनamp। तपाईंले Intel MAX 10 RSU डिजाइन LED व्यवहार अवलोकन गर्न सक्नुहुन्छ जसले उपकरणमा लोड गरिएको फरक छविलाई संकेत गर्दछ।

सम्बन्धित जानकारी

• AN 741: Nios II प्रोसेसरको साथ UART मा Intel MAX 10 FPGA यन्त्रहरूको लागि रिमोट प्रणाली अपग्रेड
• Intel MAX 10 FPGA कन्फिगरेसन प्रयोगकर्ता गाइड
• AN 904: Intel MAX 10 Hitless Update कार्यान्वयन दिशानिर्देशहरू
  बाह्य J प्रयोग गरेर हिटलेस अपडेट कार्यान्वयन दिशानिर्देशहरू प्रदान गर्दछTAG
  पिन

JTAG निर्देशनहरू

तालिका 1. जेTAG निर्देशनहरू

निर्देशन नाम	निर्देशन बाइनरी	विवरण
SAMPLE/ प्रिलोड	१३०० ५५६ ८१६	प्रारम्भिक डेटा ढाँचालाई उपकरण पिनमा आउटपुट हुन अनुमति दिन्छ। यदि यन्त्र सामान्य मोडमा सञ्चालन भइरहेको छ भने तपाइँलाई यन्त्र पिनहरूमा संकेतहरूको स्न्यापसट खिच्न र परीक्षण गर्न अनुमति दिन्छ।
EXTEST	१३०० ५५६ ८१६	आउटपुट पिनहरूमा परीक्षण ढाँचा बलियो बनाउनुहोस् र इनपुट पिनहरूमा परीक्षण परिणामहरू खिच्नुहोस्। तपाईँलाई बाह्य सर्किटरी र बोर्ड-स्तर अन्तरसम्बन्धहरू परीक्षण गर्न अनुमति दिन्छ।
बाइपास	111111 1111	TDI र TDO पिनहरू बीच १-बिट बाइपास रेजिस्टर राख्छ। BST डेटालाई सामान्य यन्त्र सञ्चालनको क्रममा नजिकका यन्त्रहरूमा लक्षित यन्त्रहरू मार्फत सिंक्रोनस रूपमा पास गर्न अनुमति दिन्छ।
CLAMP	000000 1010	TDI र TDO पिनहरू बीच १-बिट बाइपास रेजिस्टर राख्छ। 1-बिट बाइपास दर्ताले सीमा-स्क्यान दर्तामा डेटा द्वारा परिभाषित स्थितिमा I/O पिन राख्छ। यदि यन्त्र सामान्य मोडमा सञ्चालन भइरहेको छ भने BST डेटालाई नजिकैका यन्त्रहरूमा लक्षित यन्त्रहरू मार्फत सिंक्रोनस रूपमा पास गर्न अनुमति दिन्छ।

सम्बन्धित जानकारी
Intel MAX 10 JTAG सीमा स्क्यान परीक्षण प्रयोगकर्ता गाइड
J को पूर्ण सन्दर्भ प्रदान गर्दछTAG Intel MAX द्वारा समर्थित निर्देशनहरू
० उपकरणहरू।

AN 963 को लागि कागजात संशोधन इतिहास: Intel MAX 10 Hitless Update कार्यान्वयन दिशानिर्देशहरू आन्तरिक J प्रयोग गरेरTAG इन्टरफेस

कागजात संस्करण	परिवर्तनहरू
2022.04.21	CL थप्नुभयोAMP मा JTAG निर्देशनहरू तालिका।
2022.01.07	प्रारम्भिक रिलीज।

कागजातहरू / स्रोतहरू

इंटेल AN-963 MAX 10 हिटलेस [pdf] प्रयोगकर्ता गाइड MAX 10 हिटलेस, MAX 10, हिटलेस, AN-963, 710498, AN-963 MAX 10 हिटलेस

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका