intel OCT FPGA IP

OCT Intel FPGA IP ले तपाईंलाई बाह्य प्रतिरोधकको सन्दर्भमा I/O लाई गतिशील रूपमा क्यालिब्रेट गर्न अनुमति दिन्छ। OCT IP ले सिग्नलको अखण्डता सुधार गर्छ, बोर्ड स्पेस कम गर्छ, र मेमोरी इन्टरफेसहरू जस्ता बाह्य उपकरणहरूसँग सञ्चार गर्न आवश्यक छ। OCT IP Intel Stratix® 10, Intel Arria® 10, र Intel Cyclone® 10 GX यन्त्रहरूका लागि उपलब्ध छ। यदि तपाईं Stratix V, Arria V, र Cyclone V यन्त्रहरूबाट डिजाइनहरू माइग्रेट गर्दै हुनुहुन्छ भने, तपाईंले IP माइग्रेट गर्नुपर्छ। थप विवरणहरूको लागि, सम्बन्धित जानकारी हेर्नुहोस्।

सम्बन्धित जानकारी

• पृष्ठ १३ मा रहेको OCT Intel FPGA IP मा तपाईंको ALTOCT IP माइग्रेट गर्दै
  • तपाईंको ALTOCT IP कोर OCT IP कोरमा स्थानान्तरण गर्न चरणहरू प्रदान गर्दछ।
• डायनामिक क्यालिब्रेटेड अन-चिप टर्मिनेशन (ALTOCT) आईपी कोर प्रयोगकर्ता गाइड
  • ALTOCT IP कोर बारे जानकारी प्रदान गर्दछ।
• Intel FPGA IP कोरको परिचय
  • सबै Intel FPGA IP कोरहरूको बारेमा सामान्य जानकारी प्रदान गर्दछ, जसमा प्यारामिटराइजिङ, जेनेरेटिङ, अपग्रेडिङ, र आईपी कोर सिमुलेट गर्ने।
• संस्करण-स्वतन्त्र आईपी र प्लेटफर्म डिजाइनर सिमुलेशन लिपिहरू सिर्जना गर्दै
  • सिमुलेशन स्क्रिप्टहरू सिर्जना गर्नुहोस् जुन सफ्टवेयर वा IP संस्करण अपग्रेडहरूको लागि म्यानुअल अद्यावधिकहरू आवश्यक पर्दैन।
• परियोजना व्यवस्थापन उत्तम अभ्यासहरू
  • तपाईंको परियोजना र IP को कुशल व्यवस्थापन र पोर्टेबिलिटीका लागि दिशानिर्देशहरू files.
• पृष्ठ १३ मा OCT Intel FPGA IP प्रयोगकर्ता गाइड अभिलेख
  • OCTIntel FPGA IP को अघिल्लो संस्करणहरूको लागि प्रयोगकर्ता गाइडहरूको सूची प्रदान गर्दछ।

OCT Intel FPGA IP सुविधाहरू

OCT IP ले निम्न सुविधाहरू समर्थन गर्दछ

• 12 अन-चिप समाप्ति (OCT) ब्लकहरूको लागि समर्थन
• सबै I/O पिनहरूमा क्यालिब्रेट गरिएको अन-चिप श्रृंखला समाप्ति (RS) र क्यालिब्रेट गरिएको अन-चिप समानान्तर समाप्ति (RT) को लागि समर्थन
• 25 Ω र 50 Ω को क्यालिब्रेट गरिएको समाप्ति मान
• पावर-अप र प्रयोगकर्ता मोडहरूमा OCT क्यालिब्रेसनको लागि समर्थन

OCT Intel FPGA IP ओभरview

OCT IP शीर्ष-स्तर रेखाचित्र

यो आंकडाले OCT IP को शीर्ष-स्तर रेखाचित्र देखाउँछ।

OCT IP कम्पोनेन्टहरू

कम्पोनेन्ट	विवरण
RZQ पिन	दोहोरो-उद्देश्य पिन। OCT को साथ प्रयोग गर्दा, पिन आवश्यक प्रतिबाधा लागू गर्न क्यालिब्रेसन कोडहरू गणना गर्न बाह्य सन्दर्भ प्रतिरोधकमा जडान हुन्छ।
OCT ब्लक	I/O बफर ब्लकहरूमा क्यालिब्रेसन कोड शब्दहरू उत्पन्न र पठाउँछ।
OCT तर्क	OCT ब्लकबाट क्रमिक रूपमा क्यालिब्रेसन कोड शब्दहरू प्राप्त गर्छ र बफरहरूमा समानान्तर रूपमा क्यालिब्रेसन कोड शब्दहरू पठाउँछ।

RZQ पिन

प्रत्येक OCT ब्लकमा एउटा RZQ पिन हुन्छ।

• RZQ पिनहरू दोहोरो-उद्देश्य पिनहरू हुन्। यदि पिनहरू OCT ब्लकमा जोडिएका छैनन् भने, तपाईंले पिनहरूलाई नियमित I/O पिनको रूपमा प्रयोग गर्न सक्नुहुन्छ।
• क्यालिब्रेट गरिएका पिनहरूमा एउटै VCCIO भोल्युम हुनुपर्छtage OCT ब्लक र RZQ पिनको रूपमा। एउटै OCT ब्लकमा जडान गरिएका क्यालिब्रेट गरिएका पिनहरूमा एउटै शृङ्खला र समानान्तर समाप्ति मानहरू हुनुपर्छ।
• तपाईंले OCT ब्लकको स्थान निर्धारण गर्न RZQ पिनहरूमा स्थान अवरोधहरू लागू गर्न सक्नुहुन्छ किनभने RZQ पिन मात्र यसको सम्बन्धित OCT ब्लकमा जडान गर्न सकिन्छ।

OCT ब्लक

OCT ब्लक I/Os समाप्त गर्न क्यालिब्रेसन कोडहरू उत्पन्न गर्ने कम्पोनेन्ट हो। क्यालिब्रेसनको क्रममा, OCT ले rzqin पोर्ट मार्फत बाहिरी रेसिस्टरमा देखिने प्रतिबाधासँग मेल खान्छ। त्यसपछि, OCT ब्लकले दुई 16-बिट क्यालिब्रेसन कोड शब्दहरू उत्पन्न गर्दछ - एउटा शब्दले श्रृंखला समाप्तिलाई क्यालिब्रेट गर्दछ र अर्को शब्दले समानान्तर समाप्तिलाई क्यालिब्रेट गर्दछ। समर्पित बसले शब्दहरूलाई क्रमशः OCT तर्कमा पठाउँछ।

OCT तर्क

OCT ब्लकले ser_data पोर्टहरू मार्फत OCT तर्कमा क्रमबद्ध रूपमा क्यालिब्रेसन कोड शब्दहरू पठाउँछ। एन्सर सिग्नल, जब ट्रिगर हुन्छ, निर्दिष्ट गर्दछ कुन OCT ब्लकबाट क्यालिब्रेसन कोड शब्दहरू पढ्न। क्यालिब्रेसन कोड शब्दहरू त्यसपछि क्रमिक-देखि समानान्तर शिफ्ट तर्कमा बफर हुन्छन्। त्यस पछि, s2pload सिग्नलले स्वचालित रूपमा क्यालिब्रेसन कोड शब्दहरूलाई I/O बफरहरूको समानान्तरमा पठाउनको लागि जोड दिन्छ। क्यालिब्रेसन कोड शब्दहरूले I/O ब्लकमा ट्रान्जिस्टरहरूलाई सक्रिय वा निष्क्रिय पार्छ, जसले प्रतिबाधासँग मेल खाने शृङ्खला वा समानान्तर प्रतिरोध अनुकरण गर्दछ।

OCT तर्क को आन्तरिक

OCT Intel FPGA IP कार्यात्मक विवरण

DDR मेमोरी स्पेसिफिकेशन पूरा गर्न, Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूले अन-चिप श्रृंखला टर्मिनेसन (RS OCT) र अन-चिप समानान्तर समाप्ति (RT OCT) लाई एकल-एन्डेड I/O मानकहरूको लागि समर्थन गर्दछ। OCT लाई कुनै पनि I/O बैंकमा समर्थन गर्न सकिन्छ। VCCIO दिइएको बैंकमा सबै I/Os को लागी उपयुक्त हुनुपर्छ। Intel Stratix 10, Intel Arria 10, वा Intel Cyclone 10 GX उपकरणमा, प्रत्येक I/O बैंकमा एक OCT ब्लक हुन्छ। प्रत्येक OCT ब्लकलाई RZQ पिन मार्फत बाह्य 240 Ω सन्दर्भ रेसिस्टरसँग सम्बद्धता चाहिन्छ।

RZQ पिनले उही VCCIO आपूर्ति I/O बैंकसँग साझा गर्दछ जहाँ पिन अवस्थित छ। एक RZQ पिन एक दोहोरो प्रकार्य I/O पिन हो जुन तपाईले OCT क्यालिब्रेसन प्रयोग गर्नुहुन्न भने तपाईले नियमित I/O को रूपमा प्रयोग गर्न सक्नुहुन्छ। जब तपाइँ OCT क्यालिब्रेसनको लागि RZQ पिन प्रयोग गर्नुहुन्छ, RZQ पिनले OCT ब्लकलाई बाहिरी 240 Ω प्रतिरोधक मार्फत जमीनमा जडान गर्दछ। निम्न तथ्याङ्कहरूले OCT हरू कसरी एकल I/O स्तम्भमा (डेजी चेनमा) जोडिएका छन् भनी देखाउँछन्। एक OCT ले कुनै पनि बैंकसँग सम्बन्धित I/O क्यालिब्रेट गर्न सक्छ, यदि बैंक एउटै स्तम्भमा छ र भोल्युम पूरा गर्दछ।tage आवश्यकताहरू। स्तम्भहरू बीच कुनै जडानहरू नभएको कारणले, OCT मात्र साझा गर्न सकिन्छ यदि पिनहरू OCT को समान I/O स्तम्भसँग सम्बन्धित छन्।

OCT बैंक-देखि-बैंक जडानहरू

Intel Quartus® प्राइम पिन प्लानरमा I/O स्तम्भहरू

यो आंकडा एक पूर्व होample। लेआउट विभिन्न Intel Stratix 10, Intel Arria 10, वा Intel Cyclone 10 GX उपकरणहरू बीच भिन्न हुन्छ।

पावर-अप मोड इन्टरफेसहरू

पावर-अप मोडमा रहेको OCT IP मा दुई मुख्य इन्टरफेसहरू छन्

• FPGA RZQ प्याडलाई OCT ब्लकमा जडान गर्ने एउटा इनपुट इन्टरफेस
• दुई 16-बिट शब्द आउटपुट जुन I/O बफरहरूमा जडान हुन्छ

OCT इन्टरफेसहरू

प्रयोगकर्ता मोड OCT

प्रयोगकर्ता मोड OCT ले पावर-अप OCT मोडको रूपमा काम गर्दछ, प्रयोगकर्ता नियन्त्रण योग्यताको साथ।

FSM संकेतहरू

यो आंकडा कोर मा एक सीमित राज्य मेसिन (FSM) OCT ब्लक मा समर्पित प्रयोगकर्ता संकेत नियन्त्रण देखाउँछ। FSM ले सुनिश्चित गर्दछ कि OCT ब्लकले तपाइँको अनुरोध अनुसार नियन्त्रण कोड शब्दहरू क्यालिब्रेट गर्दछ वा पठाउँछ।

फिटरले प्रयोगकर्ता-मोड OCT अनुमान गर्दैन। यदि तपाईं आफ्नो OCT ब्लक प्रयोगकर्ता मोड OCT सुविधा प्रयोग गर्न चाहनुहुन्छ भने, तपाईंले OCT IP उत्पन्न गर्नुपर्छ। यद्यपि, हार्डवेयर सीमितताहरूको कारणले गर्दा, तपाईंले आफ्नो डिजाइनमा प्रयोगकर्ता मोड OCT मा एउटा OCT IP मात्र प्रयोग गर्न सक्नुहुन्छ।

नोट: एकल OCT IP ले 12 OCT ब्लकहरू सम्म नियन्त्रण गर्न सक्छ।

FSM ले निम्न संकेतहरू प्रदान गर्दछ

• घडी
• रिसेट
• s2pload
• calibration_busy
• calibration_shift_busy
• calibration_request

नोट: यी संकेतहरू प्रयोगकर्ता-मोडमा मात्र उपलब्ध छन् पावर-अप मोडमा होइन।

सम्बन्धित जानकारी

OCT Intel FPGA IP सिग्नलहरू।
FSM संकेतहरूको बारेमा थप जानकारी प्रदान गर्दछ।

कोर FSM

FSM प्रवाह

FSM राज्यहरू

राज्य	विवरण
IDLE	तपाईंले क्यालिब्रेशन_रिक्वेस्ट भेक्टर सेट गर्दा, FSM IDLE अवस्थाबाट CAL स्थितिमा सर्छ। दुई घडी चक्रका लागि calibration_request भेक्टरलाई यसको मानमा राख्नुहोस्। दुई घडी चक्र पछि, FSM ले भेक्टरको प्रतिलिपि समावेश गर्दछ। तपाईंले क्यालिब्रेसन प्रक्रिया पुन: सुरु गर्नबाट बच्नको लागि भेक्टर रिसेट गर्नुपर्छ।
CAL	यो अवस्थाको बखत, FSM ले calibration_request भेक्टरमा कुन-कुन बिटहरू जोडिएको थियो भनेर जाँच गर्छ र तिनीहरूलाई सेवा दिन्छ। सम्बन्धित OCT ब्लकहरूले क्यालिब्रेसन प्रक्रिया सुरु गर्छ जुन पूरा हुन लगभग 2,000 घडी चक्रहरू लाग्छ। क्यालिब्रेसन पूरा भएपछि, calibration_busy सिग्नल जारी हुन्छ।
मास्क बिट जाँच गर्नुहोस्	FSM ले भेक्टरमा प्रत्येक बिट जाँच गर्छ कि बिट सेट छ वा छैन।

राज्य	विवरण
शिफ्ट मास्क बिट	यो अवस्थाले भेक्टरमा रहेका सबै बिटहरूलाई 1 मा नपुग्दासम्म लुप गर्छ।
श्रृंखला शिफ्ट	यो राज्यले क्रमशः OCT ब्लकबाट समाप्ति तर्कमा समाप्ति कोड पठाउँछ। यो स्थानान्तरण पूरा गर्न 32 चक्र लाग्छ। प्रत्येक स्थानान्तरण पछि, FSM ले भेक्टरमा कुनै पनि पेन्डिङ बिटहरूको लागि जाँच गर्दछ र तदनुसार सेवाहरू गर्दछ।
पेन्डिङ बिट अपडेट गर्नुहोस्	पेन्डिङ दर्ताले OCT Intel FPGA IP मा प्रत्येक OCT ब्लकसँग मिल्दोजुल्दो बिटहरू राख्छ। यो राज्यले सर्भिस गरिएको अनुरोध रिसेट गरेर पेन्डिङ दर्तालाई अद्यावधिक गर्छ।
भयो	जब calibration_shift_busy सङ्केत deasserted हुन्छ, तपाईले s2pload लाई स्वचालित रूपमा नयाँ टर्मिनेशन कोडहरू बफरहरूमा स्थानान्तरण गर्न दाबी गर्न सक्नुहुन्छ। s2pload सिग्नल कम्तिमा 25 ns को लागि जोड दिन्छ। हार्डवेयर सीमितताहरूको कारणले गर्दा, तपाईंले सबै बिटहरू भित्र नभएसम्म अर्को क्यालिब्रेसन अनुरोध गर्न सक्नुहुन्न calibration_shift_busy भेक्टर कम छन्।

OCT Intel FPGA IP डिजाइन पूर्वample

OCT IP ले डिजाइन पूर्व उत्पन्न गर्न सक्छample जसले IP को लागि रोजिएको समान कन्फिगरेसनसँग मेल खान्छ। डिजाइन पूर्वample एक साधारण डिजाइन हो जसले कुनै विशेष अनुप्रयोगलाई लक्षित गर्दैन। तपाईं पूर्व डिजाइन प्रयोग गर्न सक्नुहुन्छample कसरी आईपी इन्स्ट्यान्टेट गर्ने सन्दर्भको रूपमा। डिजाइन उत्पन्न गर्न पूर्वample files, Generate Ex लाई अन गर्नुहोस्ampIP जेनेरेसनको समयमा जेनेरेसन संवाद बक्समा डिजाइन विकल्प।

नोट: OCT IP ले VHDL उत्पादनलाई समर्थन गर्दैन।

• सफ्टवेयर उत्पन्न गर्दछ _example_design डाइरेक्टरी IP को साथमा, जहाँ तपाईको IP को नाम हो।
• द _example_design निर्देशिकामा make_qii_design.tcl स्क्रिप्टहरू छन्।
• .qsys files डिजाइनको समयमा आन्तरिक प्रयोगको लागि होampले पुस्ता मात्र। तपाईंले सम्पादन गर्न सक्नुहुन्न files.

Intel Quartus® Prime Design Example

make_qii_design.tcl स्क्रिप्टले एक संश्लेषण योग्य डिजाइन उत्पन्न गर्दछampले एक Intel Quartus® प्राइम परियोजना संग, संकलन को लागी तयार छ। एक संश्लेषण योग्य डिजाइन उत्पन्न गर्न पूर्वampल, यी चरणहरू पालना गर्नुहोस्।

1. डिजाइनको साथमा आईपी उत्पन्न गरेपछि पूर्वample files, कमांड प्रम्प्टमा निम्न स्क्रिप्ट चलाउनुहोस्: quartus_sh -t make_qii_design.tcl।
2. यदि तपाइँ प्रयोग गर्नको लागि सही यन्त्र निर्दिष्ट गर्न चाहनुहुन्छ भने, निम्न आदेश प्रयोग गर्नुहोस्: quartus_sh -t make_qii_design.tcl ।

लिपिले ed_synth.qpf परियोजना समावेश गर्ने qii डाइरेक्टरी उत्पन्न गर्छ file। तपाईं Intel Quartus प्राइम सफ्टवेयरमा यो परियोजना खोल्न र कम्पाइल गर्न सक्नुहुन्छ।

OCT Intel FPGA IP सन्दर्भहरू

OCT Intel FPGA IP प्यारामिटर सेटिङहरू

OCT IP प्यारामिटरहरू

नाम	मूल्य	विवरण
OCT ब्लकहरूको संख्या	३६.६ देखि ३८ सम्म	OCT ब्लकहरूको संख्या उत्पन्न गर्न निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो 1.
पछाडि-कम्प्याटिबल पोर्ट नामहरू प्रयोग गर्नुहोस्	On बन्द	ALTOCT IP सँग मिल्दो लिगेसी शीर्ष-स्तर नामहरू प्रयोग गर्न यो जाँच गर्नुहोस्। यो प्यारामिटर पूर्वनिर्धारित रूपमा असक्षम गरिएको छ।
OCT मोड	पावर अप गर्नुहोस् प्रयोगकर्ता	OCT प्रयोगकर्ता-नियन्त्रण योग्य छ वा छैन निर्दिष्ट गर्दछ। पूर्वनिर्धारित मान हो पावर-अप.
OCT ब्लक x क्यालिब्रेसन मोड	एकल दोहोरो POD	OCT को लागि क्यालिब्रेसन मोड निर्दिष्ट गर्दछ। X OCT ब्लकको संख्यासँग मेल खान्छ। पूर्वनिर्धारित मान हो एकल.

OCT Intel FPGA IP सिग्नलहरू

इनपुट इन्टरफेस संकेतहरू

संकेत नाम	दिशा	विवरण
rzqin	इनपुट	RZQ प्याडबाट OCT ब्लकमा इनपुट जडान। RZQ प्याड बाह्य प्रतिरोधसँग जोडिएको छ। OCT ब्लकले क्यालिब्रेसन कोड उत्पन्न गर्न सन्दर्भको रूपमा rzqin पोर्टमा जडान गरिएको प्रतिबाधा प्रयोग गर्दछ। यो सिग्नल पावर-अप र प्रयोगकर्ता मोडहरूको लागि उपलब्ध छ।
घडी	इनपुट	प्रयोगकर्ता मोड OCT को लागि इनपुट घडी। घडी 20 MHz वा कम हुनुपर्छ।
रिसेट	इनपुट	इनपुट रिसेट संकेत। रिसेट सिंक्रोनस छ।
calibration_request	इनपुट	[NUMBER_OF_OCT:0] को लागि इनपुट भेक्टर। प्रत्येक बिट OCT ब्लकसँग मेल खान्छ। जब बिट 1 मा सेट हुन्छ, सम्बन्धित OCT क्यालिब्रेट हुन्छ, त्यसपछि क्रमशः कोड शब्दलाई समाप्ति तर्क ब्लकमा सिफ्ट गर्नुहोस्। अनुरोध दुई घडी चक्रको लागि होल्ड गर्नुपर्छ। हार्डवेयर सीमितताहरूको कारणले, तपाईंले अर्को अनुरोध जारी नभएसम्म calibration_shift_busy भेक्टर शून्य नभएसम्म पर्खनु पर्छ; अन्यथा तपाईंको अनुरोध प्रशोधन गरिने छैन।
calibration_shift_busy	आउटपुट	[NUMBER_OF_OCT:0] को लागि आउटपुट भेक्टर जुन OCT ब्लकले हाल क्यालिब्रेसनमा काम गरिरहेको छ र टर्मिनेशन लजिक ब्लकमा टर्मिनेशन कोडहरू सार्दैछ। जब बिट 1 हुन्छ, यसले संकेत गर्दछ कि OCT ब्लकले क्यालिब्रेट गरिरहेको छ र कोड शब्दलाई समाप्ति तर्क ब्लकमा स्थानान्तरण गर्दैछ।
calibration_busy	आउटपुट	[NUMBER_OF_OCT:0] को लागि आउटपुट भेक्टर OCT ब्लकले हाल क्यालिब्रेसनमा काम गरिरहेको छ। जब एक बिट 1 हुन्छ, यसले OCT ब्लक क्यालिब्रेट गरिरहेको संकेत गर्दछ
अक्टोबर_ _श्रृङ्खला_समाप्ति नियन्त्रण[१५:०]	आउटपुट	16-बिट आउटपुट संकेत, संग 0 देखि 11 सम्म। यो संकेत इनपुट/आउटपुट बफरमा श्रृंखला समाप्ति नियन्त्रण पोर्टमा जडान हुन्छ। यो पोर्टले शृङ्खला समाप्ति कोड पठाउँछ जुन आर क्यालिब्रेट गर्दछs.
अक्टोबर_ _समानान्तर_समाप्ति_नियन्त्रण[१५:०]	आउटपुट	16-बिट आउटपुट संकेत, संग 0 देखि 11 सम्म। यो संकेत इनपुट/आउटपुट बफरमा समानान्तर समाप्ति नियन्त्रण पोर्टमा जडान हुन्छ। यो पोर्टले समानान्तर समाप्ति कोड पठाउँछ जुन R मा क्यालिब्रेट गर्दछt.

QSF असाइनमेन्टहरू

Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरणहरूमा निम्न समाप्ति-सम्बन्धित Intel Quartus प्राइम सेटिङहरू छन् file (.qsf) असाइनमेन्टहरू:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF असाइनमेन्टहरू

QSF असाइनमेन्ट	विवरणहरू
INPUT_TERMINATION OUTPUT_TERMINATION	इनपुट/आउटपुट समाप्ति असाइनमेन्टले प्रश्नमा रहेको पिनमा ओममा समाप्ति मान निर्दिष्ट गर्दछ। ExampLe:
	set_instance_assignment -नाम INPUT_TERMINATION -लाई set_instance_assignment -नाम OUTPUT_TERMINATION -लाई
	शृङ्खला/समानान्तर समाप्ति पोर्टहरू सक्षम गर्न, यी असाइनमेन्टहरू समावेश गर्नुहोस्, जसले पिनको लागि श्रृंखला र समानान्तर समाप्ति मानहरू निर्दिष्ट गर्दछ। OCT Intel FPGA IP बाट GPIO Intel FPGA IP मा श्रृंखला समाप्ति नियन्त्रण र समानान्तर समाप्ति नियन्त्रण पोर्टहरू जडान गर्न सुनिश्चित गर्नुहोस्। ExampLe:
	set_instance_assignment -नाम INPUT_TERMINATION “PARALLEL क्यालिब्रेशन संग ओम" - को set_instance_assignment -नाम OUTPUT_TERMINATION “SERIES क्यालिब्रेशन संग ओम" - को
TERMINATION_CONTROL_BL OCK	इच्छित OCT ब्लकबाट निर्दिष्ट पिनहरूमा उचित जडान बनाउन फिटरलाई निर्देशन दिन्छ। यो असाइनमेन्ट उपयोगी हुन्छ जब I/O बफरहरू स्पष्ट रूपमा इन्स्ट्यान्टिएट हुँदैनन् र तपाईंले पिनहरूलाई विशेष OCT ब्लकसँग सम्बद्ध गर्न आवश्यक हुन्छ। ExampLe:
	set_instance_assignment -नाम TERMINATION_CONTROL_BLOCK -लाई
RZQ_GROUP	यो असाइनमेन्ट Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरूमा मात्र समर्थित छ। यो असाइनमेन्टले RTL परिमार्जन नगरी OCT IP सिर्जना गर्दछ। फिटरले नेटलिस्टमा rzq पिन नाम खोज्छ। यदि पिन अवस्थित छैन भने, फिटरले OCT IP र यसको सम्बन्धित जडानहरू सहित पिनको नाम सिर्जना गर्दछ। यसले तपाइँलाई अवस्थित वा गैर-अवस्थित OCT द्वारा क्यालिब्रेट गर्न पिनहरूको समूह सिर्जना गर्न अनुमति दिन्छ र फिटरले डिजाइनको वैधता सुनिश्चित गर्दछ। ExampLe:
	set_instance_assignment -नाम RZQ_GROUP -लाई

समाप्ति इनपुट र आउटपुट बफरहरूमा अवस्थित हुन सक्छ, र कहिलेकाहीँ एकैसाथ। OCT ब्लकसँग पिन समूहहरू सम्बद्ध गर्न दुई तरिकाहरू छन्:

• कुन पिन (बस) कुन OCT ब्लकसँग सम्बन्धित छ भनेर संकेत गर्न .qsf असाइनमेन्ट प्रयोग गर्नुहोस्। तपाईंले TERMINATION_CONTROL_BLOCK वा RZQ_GROUP असाइनमेन्ट प्रयोग गर्न सक्नुहुन्छ। पहिलेको असाइनमेन्टले RTL मा स्थापित OCT सँग पिनलाई सम्बद्ध गर्दछ जबकि पछिल्लोले RTL परिमार्जन नगरिकन नयाँ सिर्जना गरिएको OCT सँग पिनलाई सम्बद्ध गर्दछ।
• शीर्ष स्तरमा I/O बफर प्रिमिटिभहरू स्थापना गर्नुहोस् र तिनीहरूलाई उपयुक्त OCT ब्लकहरूमा जडान गर्नुहोस्।

नोट: एउटै VCCIO भएका सबै I/O बैंकहरूले एउटा OCT ब्लक साझा गर्न सक्छन् भले पनि त्यो विशेष I/O बैंकको आफ्नै OCT ब्लक छ। तपाईंले OCT ब्लकमा क्यालिब्रेट गरिएको समाप्तिलाई समर्थन गर्ने कुनै पनि I/O पिनहरू जडान गर्न सक्नुहुन्छ। सुनिश्चित गर्नुहोस् कि तपाइँ I/Os लाई OCT ब्लकमा मिल्दो कन्फिगरेसनसँग जडान गर्नुहुन्छ। तपाईंले OCT ब्लक र यसको सम्बन्धित I/Os सँग समान VCCIO र शृङ्खला वा समानान्तर समाप्ति मानहरू छन् भनी सुनिश्चित गर्नुपर्छ। यी सेटिङहरूसँग, फिटरले I/Os र OCT ब्लकलाई एउटै स्तम्भमा राख्छ। इंटेल क्वार्टस प्राइम सफ्टवेयरले चेतावनी सन्देशहरू उत्पन्न गर्दछ यदि ब्लकमा कुनै पिन जडान छैन भने।

Arria V, Cyclone V, र Stratix V यन्त्रहरूको लागि IP माइग्रेसन प्रवाह

IP माइग्रेसन प्रवाहले तपाईंलाई Arria V, Cyclone V, र Stratix V यन्त्रहरूको ALTOCT IP Intel Stratix 10, Intel Arria 10, वा Intel Cyclone 10 GX यन्त्रहरूको OCT Intel FPGA IP मा स्थानान्तरण गर्न अनुमति दिन्छ। IP माइग्रेसन प्रवाहले OCT IP लाई ALTOCT IP को सेटिङहरूसँग मिलाउन कन्फिगर गर्दछ, तपाईंलाई IP पुन: उत्पन्न गर्न अनुमति दिन्छ।

नोट: यो IP ले एकल OCT क्यालिब्रेसन मोडमा मात्र IP माइग्रेसन प्रवाहलाई समर्थन गर्छ। यदि तपाइँ डबल वा POD क्यालिब्रेसन मोड प्रयोग गर्दै हुनुहुन्छ भने, तपाइँ आईपी माइग्रेट गर्न आवश्यक छैन।

तपाईको ALTOCT IP लाई OCT Intel FPGA IP मा स्थानान्तरण गर्दै

आफ्नो ALTOCT IP लाई OCT IP मा स्थानान्तरण गर्न, यी चरणहरू पालना गर्नुहोस्

1. आईपी ​​क्याटलगमा आफ्नो ALTOCT IP खोल्नुहोस्।
2. हाल चयन गरिएको उपकरण परिवारमा, Stratix 10, Arria 10, वा Cyclone 10 GX चयन गर्नुहोस्।
3. प्यारामिटर सम्पादकमा OCT IP खोल्न Finish मा क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले ALTOCT IP सेटिङहरू जस्तै OCT IP सेटिङहरू कन्फिगर गर्दछ।
4. यदि दुई बीच कुनै असंगत सेटिङहरू छन् भने, नयाँ समर्थित सेटिङहरू चयन गर्नुहोस्।
5. आईपी ​​पुन: उत्पन्न गर्न समाप्त क्लिक गर्नुहोस्।
6. RTL मा आफ्नो ALTOCT IP इन्स्ट्यान्टिएशन OCT IP को साथ बदल्नुहोस्।

नोट: OCT IP पोर्ट नामहरू ALTOCT IP पोर्ट नामहरू नमिल्न सक्छन्। त्यसकारण, इन्स्ट्यान्टिएसनमा IP नाम मात्र परिवर्तन गर्नु पर्याप्त छैन।

OCT Intel FPGA IP प्रयोगकर्ता गाइड अभिलेख

यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

आईपी ​​कोर संस्करण	प्रयोगकर्ता गाइड
17.1	Intel FPGA OCT IP कोर प्रयोगकर्ता गाइड

OCT Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2019.07.03	19.2	19.1	Intel Stratix 10 उपकरणहरूको लागि समर्थन थपियो। निम्न IP नामहरू अद्यावधिक गरियो: "Intel FPGA OCT" देखि "OCT Intel FPGA IP"  "Intel FPGA GPIO" देखि "GPIO Intel FPGA IP" s2pload सिग्नल अपडेट गरियो: उपलब्ध प्रयोगकर्ता संकेतहरूबाट s2pload हटाइयो। s2pload सिग्नल व्यवहार सम्बन्धी अद्यावधिक विवरणहरू।

 

मिति	संस्करण	परिवर्तनहरू
नोभेम्बर २०२३	2017.11.06	Intel Cyclone 10 GX उपकरणहरूको लागि समर्थन थपियो। Altera OCT IP कोरलाई Intel FPGA OCT IP कोरमा पुन: नामाकरण गरियो। Qsys लाई प्लेटफर्म डिजाइनरमा पुन: नामाकरण गरियो। अतिरिक्त Intel rebranding को लागी अपडेट गरिएको पाठ।
मे १९४२	2017.05.08	Intel को रूपमा पुन: ब्रान्ड गरिएको।
डिसेम्बर २०२२	2015.12.07	"मेगा प्रकार्य" को "IP कोर" मा परिवर्तन गरियो। बदलिएका उदाहरणहरू क्वार्टस II को क्वार्टस प्राइम. शैली र स्पष्टता सुधार गर्न सामग्री र लिङ्कहरूमा विभिन्न सम्पादनहरू।
अगस्ट, 2014	2014.08.18	प्रयोगकर्ता मोडमा OCT क्यालिब्रेसन बारे जानकारी थपियो। IP कोर संकेतहरू र प्यारामिटरहरू अद्यावधिक गरियो: core_rzqin_export rzqin मा परिवर्तन भयो core_series_termination_control_export मा परिवर्तन भयो अक्टोबर_ _श्रृङ्खला_समाप्ति नियन्त्रण[१५:०] core_parallel_termination_control_export लाई oct_ मा परिवर्तन गरियो _parallel_termination_control[15:0]
नोभेम्बर २०२३	2013.11.29	प्रारम्भिक रिलीज।

ID: 683708
संस्करण: 2019.07.03

कागजातहरू / स्रोतहरू

intel OCT FPGA IP [pdf] प्रयोगकर्ता गाइड OCT FPGA IP, OCT, FPGA IP

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका