PolarFire परिवार FPGA कस्टम फ्लो प्रयोगकर्ता गाइड
लाइबेरो SoC v2024.2

परिचय (एउटा प्रश्न सोध्नुहोस्)

Libero System-on-Chip (SoC) सफ्टवेयरले पूर्ण रूपमा एकीकृत फिल्ड प्रोग्रामेबल गेट एरे (FPGA) डिजाइन वातावरण प्रदान गर्दछ। यद्यपि, केही प्रयोगकर्ताहरूले Libero SoC वातावरण बाहिर तेस्रो-पक्ष संश्लेषण र सिमुलेशन उपकरणहरू प्रयोग गर्न चाहन सक्छन्। Libero अब FPGA डिजाइन वातावरणमा एकीकृत गर्न सकिन्छ। सम्पूर्ण FPGA डिजाइन प्रवाह व्यवस्थापन गर्न Libero SoC प्रयोग गर्न सिफारिस गरिन्छ।
यो प्रयोगकर्ता गाइडले PolarFire र PolarFire SoC परिवार उपकरणहरूको लागि अनुकूलन प्रवाहको वर्णन गर्दछ, जुन Libero लाई ठूलो FPGA डिजाइन प्रवाहको एक भागको रूपमा एकीकृत गर्ने प्रक्रिया हो। समर्थित उपकरण परिवारहरू® निम्न तालिकाले Libero SoC ले समर्थन गर्ने उपकरण परिवारहरूलाई सूचीबद्ध गर्दछ। यद्यपि, यस गाइडमा केही जानकारी उपकरणहरूको एक विशेष परिवारमा मात्र लागू हुन सक्छ। यस अवस्थामा, यस्तो जानकारी स्पष्ट रूपमा पहिचान गरिएको छ।
तालिका १. Libero SoC द्वारा समर्थित उपकरण परिवारहरू

उपकरण परिवार	विवरण
PolarFire®	पोलारफायर FPGA हरूले असाधारण सुरक्षा र विश्वसनीयताका साथ मध्यम-दायरा घनत्वहरूमा उद्योगको सबैभन्दा कम शक्ति प्रदान गर्छन्।
PolarFire SoC	PolarFire SoC पहिलो SoC FPGA हो जसमा एक निर्धारणात्मक, सुसंगत RISC-V CPU क्लस्टर, र Linux® र वास्तविक-समय अनुप्रयोगहरू सक्षम पार्ने एक निर्धारणात्मक L2 मेमोरी उपप्रणाली छ।

माथिview (एउटा प्रश्न सोध्नुहोस्)

Libero SoC ले SoC र FPGA डिजाइनहरू विकास गर्न पूर्ण रूपमा एकीकृत एन्ड-टु-एन्ड डिजाइन वातावरण प्रदान गर्दछ, यसले Libero SoC वातावरण बाहिर तेस्रो-पक्ष उपकरणहरूसँग संश्लेषण र सिमुलेशन चलाउन लचिलोपन पनि प्रदान गर्दछ। यद्यपि, केही डिजाइन चरणहरू Libero SoC वातावरण भित्र रहनु पर्छ।
निम्न तालिकाले FPGA डिजाइन प्रवाहका प्रमुख चरणहरू सूचीबद्ध गर्दछ र Libero SoC प्रयोग गर्नुपर्ने चरणहरू संकेत गर्दछ।
तालिका १-१। FPGA डिजाइन प्रवाह

डिजाइन प्रवाह चरण	Libero प्रयोग गर्नुपर्छ	विवरण
डिजाइन प्रविष्टि: HDL	छैन	यदि चाहनुहुन्छ भने Libero® SoC बाहिर तेस्रो-पक्ष HDL सम्पादक/चेकर उपकरण प्रयोग गर्नुहोस्।
डिजाइन प्रविष्टि: कन्फिगरेटरहरू	हो	IP क्याटलग कोर कम्पोनेन्ट जेनेरेसनको लागि पहिलो Libero परियोजना सिर्जना गर्नुहोस्।
स्वचालित PDC/SDC अवरोध उत्पादन	छैन	व्युत्पन्न अवरोधहरूलाई सबै HDL चाहिन्छ files र Libero SoC बाहिर प्रदर्शन गर्दा derive_constraints उपयोगिता, परिशिष्ट C—Derive Constraints मा वर्णन गरिए अनुसार।
सिमुलेशन	छैन	यदि चाहियो भने, Libero SoC बाहिर तेस्रो-पक्ष उपकरण प्रयोग गर्नुहोस्। ब्याकएन्ड कार्यान्वयनको लागि प्रयोग गरिने लक्षित उपकरण, लक्ष्य सिम्युलेटर, र लक्षित Libero संस्करणको लागि पूर्व-संकलित सिमुलेशन पुस्तकालयहरूको डाउनलोड आवश्यक छ।
संश्लेषण	छैन	यदि चाहियो भने Libero SoC बाहिर तेस्रो-पक्ष उपकरण प्रयोग गर्नुहोस्।
डिजाइन कार्यान्वयन: अवरोधहरू व्यवस्थापन गर्नुहोस्, नेटलिस्ट कम्पाइल गर्नुहोस्, स्थान-र-मार्ग (माथि हेर्नुहोस्)view)	हो	ब्याकएन्ड कार्यान्वयनको लागि दोस्रो लाइबेरो परियोजना सिर्जना गर्नुहोस्।
समय र शक्ति प्रमाणिकरण	हो	दोस्रो लाइबेरो परियोजनामा ​​रहनुहोस्।
डिजाइन प्रारम्भिक डेटा र सम्झनाहरू कन्फिगर गर्नुहोस्	हो	उपकरणमा विभिन्न प्रकारका सम्झनाहरू र डिजाइन प्रारम्भिकरण व्यवस्थापन गर्न यो उपकरण प्रयोग गर्नुहोस्। दोस्रो परियोजनामा ​​रहनुहोस्।
प्रोग्रामिङ File पुस्ता	हो	दोस्रो परियोजनामा ​​रहनुहोस्।

महत्त्वपूर्ण: तपाईं मा उपलब्ध पूर्व-संकलित पुस्तकालयहरू डाउनलोड गर्नुपर्छ। पूर्व-संकलित सिमुलेशन पुस्तकालयहरू तेस्रो-पक्ष सिम्युलेटर प्रयोग गर्न पृष्ठ।
शुद्ध फेब्रिक FPGA प्रवाहमा, HDL वा योजनाबद्ध प्रविष्टि प्रयोग गरेर आफ्नो डिजाइन प्रविष्ट गर्नुहोस् र त्यसलाई सिधै पास गर्नुहोस्।
संश्लेषण उपकरणहरूमा। प्रवाह अझै पनि समर्थित छ। PolarFire र PolarFire SoC FPGA हरूमा महत्त्वपूर्ण
Libero SoC IP बाट कन्फिगरेसन कोर (SgCores) को प्रयोग आवश्यक पर्ने स्वामित्व हार्ड IP ब्लकहरू
क्याटलग। SoC कार्यक्षमता समावेश गर्ने कुनै पनि ब्लकहरूको लागि विशेष ह्यान्डलिङ आवश्यक छ:

• ध्रुवीय फायर
  - PF_UPROM
  - PF_SYSTEM_सेवाहरू
  – पीएफ_सीसीसी
  - PF CLK DIV
  - PF_CRYPTO
  - PF_DRI
  – PF_INIT_MONITOR
  - PF_NGMUX
  - PF_OSC
  - र्‍याम (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  - PF_PCIE
  - पीएफ_आईओ
  – पीएफ_आईओडी_सीडीआर
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  - PF_DDR3
  - PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  - पीएफ_टीAMPER
  – PF_TVS, र यस्तै।

माथि सूचीबद्ध SgCores बाहेक, Libero SoC क्याटलगमा PolarFire र PolarFire SoC उपकरण परिवारहरूको लागि धेरै DirectCore सफ्ट IP हरू उपलब्ध छन् जसले FPGA कपडा स्रोतहरू प्रयोग गर्छन्।
डिजाइन प्रविष्टिको लागि, यदि तपाईंले अघिल्ला कुनै पनि कम्पोनेन्टहरू प्रयोग गर्नुहुन्छ भने, तपाईंले डिजाइन प्रविष्टिको भाग (कम्पोनेन्ट कन्फिगरेसन) को लागि Libero SoC प्रयोग गर्नुपर्छ, तर तपाईं Libero बाहिर आफ्नो बाँकी डिजाइन प्रविष्टि (HDL प्रविष्टि, र यस्तै) जारी राख्न सक्नुहुन्छ। Libero बाहिर FPGA डिजाइन प्रवाह व्यवस्थापन गर्न, यस गाइडको बाँकी भागमा प्रदान गरिएका चरणहरू पालना गर्नुहोस्।
१.१ घटक जीवन चक्र (एउटा प्रश्न सोध्नुहोस्)
निम्न चरणहरूले SoC कम्पोनेन्टको जीवनचक्र वर्णन गर्दछ र डेटा कसरी ह्यान्डल गर्ने भन्ने बारे निर्देशनहरू प्रदान गर्दछ।

1. Libero SoC मा यसको कन्फिगरेटर प्रयोग गरेर कम्पोनेन्ट उत्पन्न गर्नुहोस्। यसले निम्न प्रकारका डेटा उत्पन्न गर्दछ:
   - एचडीएल files
   - स्मृति files
   - उत्तेजना र सिमुलेशन files
   - कम्पोनेन्ट SDC file
2. HDL को लागि files, बाह्य डिजाइन प्रविष्टि उपकरण/प्रक्रिया प्रयोग गरेर बाँकी HDL डिजाइनमा तिनीहरूलाई इन्स्ट्यान्टिएट र एकीकृत गर्नुहोस्।
3. मेमोरी आपूर्ति गर्नुहोस् files र उत्तेजना fileतपाईंको सिमुलेशन उपकरणमा।
4. आपूर्ति घटक SDC file कन्स्ट्रेन्ट जेनेरेसनको लागि डेराइभ कन्स्ट्रेन्ट उपकरणमा। थप विवरणहरूको लागि परिशिष्ट C—डेराइभ कन्स्ट्रेन्टहरू हेर्नुहोस्।
5. तपाईंले दोस्रो लाइबेरो परियोजना सिर्जना गर्नुपर्छ, जहाँ तपाईंले पोस्ट-सिन्थेसिस नेटलिस्ट र तपाईंको कम्पोनेन्ट मेटाडेटा आयात गर्नुहुन्छ, यसरी तपाईंले जेनेरेट गर्नुभएको र तपाईंले प्रोग्राम गर्नुभएको बीचको सम्बन्ध पूरा गर्नुहुन्छ।

१.२ लाइबेरो SoC परियोजना सिर्जना (एउटा प्रश्न सोध्नुहोस्)
केही डिजाइन चरणहरू Libero SoC वातावरण भित्र चलाउनु पर्छ (तालिका १-१)। यी चरणहरू चलाउनको लागि, तपाईंले दुई Libero SoC परियोजनाहरू सिर्जना गर्नुपर्छ। पहिलो परियोजना डिजाइन घटक कन्फिगरेसन र उत्पादनको लागि प्रयोग गरिन्छ, र दोस्रो परियोजना शीर्ष-स्तरीय डिजाइनको भौतिक कार्यान्वयनको लागि हो।
१.३ अनुकूलन प्रवाह (एउटा प्रश्न सोध्नुहोस्)
निम्न चित्रले देखाउँछ:

• Libero SoC लाई Libero SoC वातावरण बाहिर तेस्रो-पक्ष संश्लेषण र सिमुलेशन उपकरणहरूसँग ठूलो FPGA डिजाइन प्रवाहको एक भागको रूपमा एकीकृत गर्न सकिन्छ।
• डिजाइन सिर्जनादेखि सिलाई गर्नेदेखि उपकरण प्रोग्रामिङसम्म, प्रवाहमा समावेश विभिन्न चरणहरू।
• प्रत्येक डिजाइन प्रवाह चरणमा हुनुपर्ने डेटा आदानप्रदान (इनपुट र आउटपुट)।

सुझाव:

1. SNVM.cfg, UPROM.cfg
2. *.मेम file सिमुलेशनको लागि जेनेरेसन: pa4rtupromgen.exe ले UPROM.cfg लाई इनपुटको रूपमा लिन्छ र UPROM.mem उत्पन्न गर्छ।

अनुकूलन प्रवाहका चरणहरू निम्न छन्:

1. कम्पोनेन्ट कन्फिगरेसन र जेनेरेसन:
   क. पहिलो लाइबेरो परियोजना सिर्जना गर्नुहोस् (सन्दर्भ परियोजनाको रूपमा काम गर्न)।
   ख. क्याटलगबाट कोर चयन गर्नुहोस्। कोरलाई कम्पोनेन्ट नाम दिन र कम्पोनेन्ट कन्फिगर गर्न डबल क्लिक गर्नुहोस्।
   यसले स्वचालित रूपमा कम्पोनेन्ट डेटा निर्यात गर्दछ र files. कम्पोनेन्ट म्यानिफेस्ट पनि उत्पन्न हुन्छ। विवरणहरूको लागि कम्पोनेन्ट म्यानिफेस्ट हेर्नुहोस्। थप विवरणहरूको लागि, कम्पोनेन्ट कन्फिगरेसन हेर्नुहोस्।
2. Libero बाहिर आफ्नो RTL डिजाइन पूरा गर्नुहोस्:
   a. HDL कम्पोनेन्टलाई इन्स्ट्यान्टिएट गर्नुहोस् files.
   ख. HDL को स्थान files कम्पोनेन्ट म्यानिफेस्टमा सूचीबद्ध छ files.
3. कम्पोनेन्टहरूको लागि SDC अवरोधहरू उत्पन्न गर्नुहोस्। समय अवरोध उत्पन्न गर्न Derive Constraints उपयोगिता प्रयोग गर्नुहोस्। file(SDC) मा आधारित:
   a. कम्पोनेन्ट HDL files
   ख. कम्पोनेन्ट SDC files
   ग. प्रयोगकर्ता HDL files
   थप विवरणहरूको लागि, परिशिष्ट C—डेरिभ अवरोधहरू हेर्नुहोस्।
4. संश्लेषण उपकरण/सिमुलेसन उपकरण:
   क. HDL लिनुहोस् files, उत्तेजना files, र कम्पोनेन्ट म्यानिफेस्टमा उल्लेख गरिए अनुसार विशिष्ट स्थानहरूबाट कम्पोनेन्ट डेटा।
   b. Libero SoC बाहिर तेस्रो-पक्ष उपकरणहरू प्रयोग गरेर डिजाइनलाई संश्लेषण र अनुकरण गर्नुहोस्।
5. तपाईंको दोस्रो (कार्यान्वयन) लाइबेरो परियोजना सिर्जना गर्नुहोस्।
6. डिजाइन फ्लो टूल चेनबाट संश्लेषण हटाउनुहोस् (परियोजना > परियोजना सेटिङहरू > डिजाइन फ्लो > संश्लेषण सक्षम गर्नुहोस् चेक बाकस खाली गर्नुहोस्)।
7. डिजाइन स्रोत आयात गर्नुहोस् files (संश्लेषण उपकरणबाट पोस्ट-सिन्थेसिस *.vm नेटलिस्ट):
   - पोस्ट-सिन्थेसिस आयात गर्नुहोस् *.vm नेटलिस्ट (File> आयात गर्नुहोस्> संश्लेषित भेरिलग नेटलिस्ट (VM))।
   – कम्पोनेन्ट मेटाडेटा *.cfg fileuPROM र/वा sNVM को लागि s।
8. कुनै पनि Libero SoC ब्लक कम्पोनेन्ट आयात गर्नुहोस् files. ब्लक files *.cxz मा हुनुपर्छ। file ढाँचा।
   ब्लक कसरी बनाउने भन्ने बारे थप जानकारीको लागि, हेर्नुहोस् पोलारफायर ब्लक फ्लो प्रयोगकर्ता गाइड.
9. डिजाइन अवरोधहरू आयात गर्नुहोस्:
   - आयात I/O अवरोध files (अवरोध प्रबन्धक > I/Oविशेषताहरू > आयात)।
   - फ्लोरप्लानिङ आयात गर्नुहोस् *.pdc files (अवरोध प्रबन्धक > भुइँ योजनाकार > आयात)।
   - आयात *.sdc समय अवरोध files (अवरोध प्रबन्धक > समय >आयात)। SDC आयात गर्नुहोस् file Derive Constraint उपकरण मार्फत उत्पन्न गरिएको।
   - आयात *.ndc अवरोध files (कन्स्ट्रेन्ट्स म्यानेजर > नेटलिस्टएट्रिब्युट्स > आयात), यदि कुनै छ भने।
10. बाधा file र उपकरण संघ
    – कन्स्ट्रेन्ट म्यानेजरमा, *.pdc लाई सम्बद्ध गर्नुहोस् fileराख्न र मार्गमा s, *.sdc fileस्थान र मार्ग र समय प्रमाणीकरणको लागि, र *.ndc files लाई नेटलिस्ट कम्पाइल गर्न।
11. पूर्ण डिजाइन कार्यान्वयन
    - स्थान र मार्ग, समय र शक्ति प्रमाणित गर्नुहोस्, डिजाइन प्रारम्भिक डेटा र सम्झनाहरू कन्फिगर गर्नुहोस्, र प्रोग्रामिङ गर्नुहोस्। file पुस्ता।
12. डिजाइन प्रमाणित गर्नुहोस्
    - Libero SoC डिजाइन सुइटसँग प्रदान गरिएको डिजाइन उपकरणहरू प्रयोग गरेर FPGA मा डिजाइन प्रमाणित गर्नुहोस् र आवश्यकता अनुसार डिबग गर्नुहोस्।

कम्पोनेन्ट कन्फिगरेसन (एउटा प्रश्न सोध्नुहोस्)

अनुकूलन प्रवाहको पहिलो चरण भनेको Libero सन्दर्भ परियोजना (तालिका १-१ मा पहिलो Libero परियोजना पनि भनिन्छ) प्रयोग गरेर आफ्नो कम्पोनेन्टहरू कन्फिगर गर्नु हो। त्यसपछिका चरणहरूमा, तपाईंले यस सन्दर्भ परियोजनाबाट डेटा प्रयोग गर्नुहुन्छ।
यदि तपाईं पहिले सूचीबद्ध कुनै पनि कम्पोनेन्टहरू प्रयोग गर्दै हुनुहुन्छ भने, ओभर अन्तर्गतview तपाईंको डिजाइनमा, यस खण्डमा वर्णन गरिएका चरणहरू प्रदर्शन गर्नुहोस्।
यदि तपाईंले माथिका कुनै पनि कम्पोनेन्टहरू प्रयोग गरिरहनुभएको छैन भने, तपाईंले आफ्नो RTL लाई Libero बाहिर लेख्न सक्नुहुन्छ र यसलाई सिधै आफ्नो Synthesis र Simulation उपकरणहरूमा आयात गर्न सक्नुहुन्छ। त्यसपछि तपाईं पोस्ट-सिन्थेसिस खण्डमा जान सक्नुहुन्छ र आफ्नो अन्तिम Libero कार्यान्वयन परियोजना (तालिका १-१ मा दोस्रो Libero परियोजना पनि भनिन्छ) मा आफ्नो पोस्ट-सिन्थेसिस *.vm नेटलिस्ट मात्र आयात गर्न सक्नुहुन्छ।
२.१ Libero प्रयोग गरेर कम्पोनेन्ट कन्फिगरेसन (एउटा प्रश्न सोध्नुहोस्)
अघिल्लो सूचीबाट प्रयोग गर्नुपर्ने कम्पोनेन्टहरू चयन गरेपछि, निम्न चरणहरू पालना गर्नुहोस्:

1. नयाँ Libero परियोजना सिर्जना गर्नुहोस् (कोर कन्फिगरेसन र जेनेरेसन): तपाईंले आफ्नो अन्तिम डिजाइन लक्षित गर्नुभएको उपकरण र परिवार चयन गर्नुहोस्।
2. कस्टम फ्लोमा उल्लेख गरिएका एक वा बढी कोरहरू प्रयोग गर्नुहोस्।
   क. स्मार्टडिजाइन सिर्जना गर्नुहोस् र इच्छित कोर कन्फिगर गर्नुहोस् र यसलाई स्मार्टडिजाइन कम्पोनेन्टमा इन्स्ट्यान्टिएट गर्नुहोस्।
   ख. सबै पिनहरूलाई माथिल्लो तहमा बढाउनुहोस्।
   ग. स्मार्टडिजाइन उत्पन्न गर्नुहोस्।
   घ. सिम्युलेटर सुरु गर्न सिमुलेट उपकरण (प्रि-सिन्थेसिस वा पोस्ट-सिन्थेसिस वा पोस्ट-लेआउट विकल्पहरू मध्ये कुनै पनि) मा डबल क्लिक गर्नुहोस्। सुरु गरेपछि तपाईं सिम्युलेटरबाट बाहिर निस्कन सक्नुहुन्छ। यो चरणले सिमुलेशन उत्पन्न गर्दछ। fileतपाईंको परियोजनाको लागि आवश्यक छ।

सुझाव: तपाईं यदि तपाईं Libero बाहिर आफ्नो डिजाइन अनुकरण गर्न चाहनुहुन्छ भने यो चरण पूरा गर्नुपर्छ।
थप जानकारीको लागि, तपाईंको डिजाइनको अनुकरण हेर्नुहोस्।
e. आफ्नो परियोजना बचत गर्नुहोस्—यो तपाईंको सन्दर्भ परियोजना हो।
२.२ कम्पोनेन्ट म्यानिफेस्टहरू (एउटा प्रश्न सोध्नुहोस्)
जब तपाईं आफ्नो कम्पोनेन्टहरू उत्पन्न गर्नुहुन्छ, एउटा सेट fileप्रत्येक कम्पोनेन्टको लागि s उत्पन्न हुन्छ। कम्पोनेन्ट म्यानिफेस्ट रिपोर्टले सेटको विवरण दिन्छ fileप्रत्येक पछिल्ला चरणमा (संश्लेषण, सिमुलेशन, फर्मवेयर जेनेरेसन, र यस्तै अन्य) उत्पन्न र प्रयोग गरिएका s। यो रिपोर्टले तपाईंलाई सबै उत्पन्न गरिएका s को स्थानहरू दिन्छ। fileअनुकूलन प्रवाह अगाडि बढ्नको लागि आवश्यक छ। तपाईंले रिपोर्ट क्षेत्रमा कम्पोनेन्ट म्यानिफेस्ट पहुँच गर्न सक्नुहुन्छ: रिपोर्टहरू ट्याब खोल्न डिजाइन > रिपोर्टहरूमा क्लिक गर्नुहोस्। रिपोर्टहरू ट्याबमा, तपाईंले manifest.txt को सेट देख्नुहुन्छ। files (माथिview), तपाईंले उत्पन्न गर्नुभएको प्रत्येक कम्पोनेन्टको लागि एउटा।
सुझाव: कम्पोनेन्ट म्यानिफेस्ट हेर्नको लागि तपाईंले कम्पोनेन्ट वा मोड्युललाई '"रूट" को रूपमा सेट गर्नुपर्छ। file रिपोर्ट ट्याबमा सामग्रीहरू।
वैकल्पिक रूपमा, तपाईं व्यक्तिगत म्यानिफेस्ट रिपोर्ट पहुँच गर्न सक्नुहुन्छ fileप्रत्येक कोर कम्पोनेन्टको लागि वा SmartDesign कम्पोनेन्टबाट उत्पन्न गरिएको /कम्पोनेन्ट/काम/ / / _manifest.txt वा /कम्पोनेन्ट/काम/ / _manifest.txt। तपाईं manifest मा पनि पहुँच गर्न सक्नुहुन्छ file Libero मा नयाँ कम्पोनेन्ट्स ट्याबबाट उत्पन्न प्रत्येक कम्पोनेन्टको सामग्री, जहाँ file परियोजना निर्देशिकाको सन्दर्भमा स्थानहरू उल्लेख गरिएका छन्।निम्न कम्पोनेन्ट म्यानिफेस्ट रिपोर्टहरूमा ध्यान केन्द्रित गर्नुहोस्:

• यदि तपाईंले स्मार्टडिजाइनमा कोरहरू इन्स्ट्यान्टिएट गर्नुभयो भने, पढ्नुहोस् file _manifest.txt.
• यदि तपाईंले कोरका लागि कम्पोनेन्टहरू सिर्जना गर्नुभयो भने, पढ्नुहोस् _manifest.txt.

तपाईंले आफ्नो डिजाइनमा लागू हुने सबै कम्पोनेन्ट म्यानिफेस्ट रिपोर्टहरू प्रयोग गर्नुपर्छ। उदाहरणका लागिampहो, यदि तपाईंको परियोजनामा ​​एक वा बढी कोर कम्पोनेन्टहरू इन्स्ट्यान्टिएटेड भएको स्मार्टडिजाइन छ र तपाईं ती सबैलाई आफ्नो अन्तिम डिजाइनमा प्रयोग गर्ने योजनामा ​​हुनुहुन्छ भने, तपाईंले चयन गर्नुपर्छ fileतपाईंको डिजाइन प्रवाहमा प्रयोगको लागि ती सबै कम्पोनेन्टहरूको कम्पोनेन्ट म्यानिफेस्ट रिपोर्टहरूमा सूचीबद्ध s।
२.३ व्याख्यात्मक घोषणापत्र Files (एउटा प्रश्न सोध्नुहोस्)
जब तपाईंले कम्पोनेन्ट म्यानिफेस्ट खोल्नुहुन्छ file, तिमीले बाटोहरू देख्छौ fileतपाईंको Libero परियोजनामा ​​s र डिजाइन प्रवाहमा तिनीहरूलाई प्रयोग गर्ने बारे सूचकहरू। तपाईंले निम्न प्रकारहरू देख्न सक्नुहुन्छ fileम्यानिफेस्टमा छ file:

• HDL स्रोत fileसबै संश्लेषण र सिमुलेशन उपकरणहरूको लागि s
• उत्तेजना fileसबै सिमुलेशन उपकरणहरूको लागि s
• बाधा files

पोलारफायर कोर कम्पोनेन्टको कम्पोनेन्ट म्यानिफेस्ट निम्नानुसार छ।प्रत्येक प्रकारको file तपाईंको डिजाइन प्रवाहमा डाउनस्ट्रीम आवश्यक छ। निम्न खण्डहरूले एकीकरणको वर्णन गर्दछ fileम्यानिफेस्टबाट तपाईंको डिजाइन प्रवाहमा।

अवरोध उत्पादन (एउटा प्रश्न सोध्नुहोस्)

कन्फिगरेसन र जेनेरेसन गर्दा, SDC/PDC/NDC कन्स्ट्रेन्ट लेख्न/उत्पन्न गर्न सुनिश्चित गर्नुहोस्। fileडिजाइनलाई संश्लेषण, स्थान-र-मार्ग, र समय प्रमाणित गर्ने उपकरणहरूमा पास गर्नको लागि।
म्यानुअल रूपमा लेख्नुको सट्टा अवरोधहरू उत्पन्न गर्न Libero वातावरण बाहिर Derive Constraints उपयोगिता प्रयोग गर्नुहोस्। Libero वातावरण बाहिर Derive Constraint उपयोगिता प्रयोग गर्न, तपाईंले:

• प्रयोगकर्ता HDL, कम्पोनेन्ट HDL, र कम्पोनेन्ट SDC अवरोध आपूर्ति गर्नुहोस् files
• शीर्ष स्तर मोड्युल निर्दिष्ट गर्नुहोस्
• व्युत्पन्न अवरोध उत्पन्न गर्ने स्थान निर्दिष्ट गर्नुहोस् files

SDC कम्पोनेन्ट प्रतिबन्धहरू अन्तर्गत उपलब्ध छन् /कम्पोनेन्ट/काम/ / / कम्पोनेन्ट कन्फिगरेसन र जेनेरेसन पछि निर्देशिका।
तपाईंको डिजाइनको लागि अवरोधहरू कसरी उत्पन्न गर्ने भन्ने बारे थप विवरणहरूको लागि, परिशिष्ट C—Derive Constraints हेर्नुहोस्।

तपाईंको डिजाइनको संश्लेषण (एउटा प्रश्न सोध्नुहोस्)

कस्टम फ्लोको प्राथमिक विशेषताहरू मध्ये एक भनेको तपाईंलाई तेस्रो-पक्ष संश्लेषण प्रयोग गर्न अनुमति दिनु हो।
Libero बाहिरको उपकरण। अनुकूलन प्रवाहले Synopsys SynplifyPro को प्रयोगलाई समर्थन गर्दछ। तपाईंको संश्लेषण गर्न
परियोजनाको लागि, निम्न प्रक्रिया प्रयोग गर्नुहोस्:

1. तपाईंले सिर्जना गर्नुभएको Libero परियोजना जस्तै उपकरण परिवार, डाइ र प्याकेजलाई लक्षित गर्दै आफ्नो संश्लेषण उपकरणमा नयाँ परियोजना सिर्जना गर्नुहोस्।
   क. आफ्नै RTL आयात गर्नुहोस् fileतपाईंले सामान्यतया गर्नुहुने जस्तै।
   b. संश्लेषण आउटपुटलाई स्ट्रक्चरल भेरिलोग (.vm) मा सेट गर्नुहोस्।
   सुझाव: संरचनात्मक PolarFire मा Verilog (.vm) एक मात्र समर्थित संश्लेषण आउटपुट ढाँचा हो।
2. आयात घटक HDL fileतपाईंको संश्लेषण परियोजनामा ​​s:
   क. प्रत्येक कम्पोनेन्ट म्यानिफेस्ट रिपोर्टको लागि: प्रत्येकको लागि file HDL स्रोत अन्तर्गत fileसबै संश्लेषण र सिमुलेशन उपकरणहरूको लागि, आयात गर्नुहोस् file तपाईंको संश्लेषण परियोजनामा।
3. आयात गर्नुहोस् file polarfire_syn_comps.v (यदि Synopsys Synplify प्रयोग गर्दै हुनुहुन्छ भने) बाट
   तपाईंको संश्लेषण परियोजनामा ​​स्थापना स्थान>/data/aPA5M।
4. पहिले उत्पन्न गरिएको SDC आयात गर्नुहोस् file व्युत्पन्न अवरोध उपकरण मार्फत (परिशिष्ट हेर्नुहोस्)
   क—सamp(संश्लेषण उपकरणमा le SDC अवरोधहरू)। यो अवरोध file कम प्रयास र कम डिजाइन पुनरावृत्तिहरूसँग समय बन्द गर्न संश्लेषण उपकरणलाई बाधा पुर्‍याउँछ।

महत्त्वपूर्ण: 

• यदि तपाईं उही *.sdc प्रयोग गर्ने योजनामा ​​हुनुहुन्छ भने file डिजाइन कार्यान्वयन चरणको समयमा प्लेस-एन्ड-रूटलाई सीमित गर्न, तपाईंले यो *.sdc लाई संश्लेषण परियोजनामा ​​आयात गर्नुपर्छ। यो संश्लेषित नेटलिस्टमा कुनै डिजाइन वस्तु नाम बेमेल छैन र डिजाइन प्रक्रियाको कार्यान्वयन चरणको समयमा प्लेस-एन्ड-रूट अवरोधहरू छन् भनी सुनिश्चित गर्न हो। यदि तपाईंले यो *.sdc समावेश गर्नुभएन भने file संश्लेषण चरणमा, डिजाइन वस्तुको नाम बेमेलको कारणले गर्दा संश्लेषणबाट उत्पन्न नेटलिस्ट स्थान र मार्ग चरणमा असफल हुन सक्छ।
  a. नेटलिस्ट विशेषताहरू *.ndc, यदि कुनै छ भने, संश्लेषण उपकरणमा आयात गर्नुहोस्।
  ख. संश्लेषण चलाउनुहोस्।
• तपाईंको संश्लेषण उपकरण आउटपुटको स्थानमा *.vm नेटलिस्ट छ file संश्लेषण पछि उत्पन्न। डिजाइन प्रक्रिया जारी राख्न तपाईंले नेटलिस्टलाई लाइबेरो कार्यान्वयन परियोजनामा ​​आयात गर्नुपर्छ।

तपाईंको डिजाइनको नक्कल गर्दै (एउटा प्रश्न सोध्नुहोस्)

Libero बाहिर आफ्नो डिजाइन सिमुलेट गर्न (अर्थात्, आफ्नै सिमुलेशन वातावरण र सिम्युलेटर प्रयोग गरेर), निम्न चरणहरू प्रदर्शन गर्नुहोस्:

1. डिजाइन Files:
   a. पूर्व-संश्लेषण सिमुलेशन:
   • आफ्नो सिमुलेशन परियोजनामा ​​आफ्नो RTL आयात गर्नुहोस्।
   • प्रत्येक कम्पोनेन्ट म्यानिफेस्ट रिपोर्टको लागि।
   - प्रत्येक आयात गर्नुहोस् file HDL स्रोत अन्तर्गत fileतपाईंको सिमुलेशन परियोजनामा ​​सबै संश्लेषण र सिमुलेशन उपकरणहरूको लागि।
   • यी संकलन गर्नुहोस् fileतपाईंको सिम्युलेटरको निर्देशन अनुसार।
   ख. संश्लेषणपछिको सिमुलेशन:
   • तपाईंको सिमुलेशन परियोजनामा ​​तपाईंको पोस्ट-सिन्थेसिस *.vm नेटलिस्ट (सिन्थेसाइजिङ योर डिजाइनमा उत्पन्न गरिएको) आयात गर्नुहोस् र यसलाई कम्पाइल गर्नुहोस्।
   ग. लेआउट पछिको सिमुलेशन:
   • पहिले, आफ्नो डिजाइन कार्यान्वयन पूरा गर्नुहोस् (तपाईंको डिजाइन कार्यान्वयन हेर्नुहोस्)। तपाईंको अन्तिम लिबेरो परियोजना लेआउट पछिको अवस्थामा छ भनी सुनिश्चित गर्नुहोस्।
   • जेनेरेट ब्याकएनोटेटेडमा डबल-क्लिक गर्नुहोस् FileLibero Design Flow विन्डोमा s। यसले दुई उत्पन्न गर्छ files:
   /डिजाइनर/ / _ba.v/vhd /डिजाइनर/
   / _ba.sdf _बा.एसडीएफ
   • यी दुवै आयात गर्नुहोस् fileतपाईंको सिमुलेशन उपकरणमा।
2. उत्तेजना र कन्फिगरेसन files:
   क. प्रत्येक कम्पोनेन्ट म्यानिफेस्ट रिपोर्टको लागि:
   • सबै प्रतिलिपि गर्नुहोस् fileउत्तेजना अन्तर्गत Fileतपाईंको सिमुलेशन परियोजनाको रूट डाइरेक्टरीमा सबै सिमुलेशन उपकरण खण्डहरूको लागि s।
   ख. सुनिश्चित गर्नुहोस् कि कुनै पनि Tcl fileअघिल्लो सूचीहरूमा (चरण २.a मा) s लाई सिमुलेशन सुरु हुनुभन्दा पहिले कार्यान्वयन गरिन्छ।
   c. UPROM.mem: यदि तपाईंले आफ्नो डिजाइनमा UPROM कोर प्रयोग गर्नुहुन्छ भने "सिमुलेट गर्न चाहनुभएको एक वा बढी डेटा भण्डारण क्लाइन्टहरूको लागि सिमुलेशनको लागि सामग्री प्रयोग गर्नुहोस्" विकल्प सक्षम पारिएको छ भने, तपाईंले UPROM.mem उत्पन्न गर्न कार्यान्वयनयोग्य pa4rtupromgen (विन्डोजमा pa4rtupromgen.exe) प्रयोग गर्नुपर्छ। file। pa4rtupromgen कार्यान्वयनयोग्यले UPROM.cfg लिन्छ file Tcl स्क्रिप्ट मार्फत इनपुटको रूपमा file र UPROM.mem आउटपुट गर्छ file सिमुलेशनको लागि आवश्यक छ। यो UPROM.mem file सिमुलेशन रन गर्नु अघि सिमुलेशन फोल्डरमा प्रतिलिपि गर्नुपर्छ। एक पूर्वamppa4rtupromgen कार्यान्वयनयोग्य प्रयोग देखाउने le निम्न चरणहरूमा प्रदान गरिएको छ। UPROM.cfg file निर्देशिकामा उपलब्ध छ /कम्पोनेन्ट/काम/ / तपाईंले UPROM कम्पोनेन्ट उत्पन्न गर्न प्रयोग गर्नुभएको Libero परियोजनामा।
   d. snvm.mem: यदि तपाईंले आफ्नो डिजाइनमा सिस्टम सर्भिसेज कोर प्रयोग गर्नुहुन्छ र कोरमा sNVM ट्याबलाई "सिमुलेट गर्न चाहनुभएको एक वा बढी क्लाइन्टहरूको लागि सामग्री प्रयोग गर्नुहोस्" विकल्पको साथ कन्फिगर गर्नुभयो भने, snvm.mem file स्वचालित रूपमा उत्पन्न हुन्छ
   निर्देशिका /कम्पोनेन्ट/काम/ / तपाईंले सिस्टम सर्भिसेज कम्पोनेन्ट उत्पन्न गर्न प्रयोग गर्नुभएको लाइबेरो प्रोजेक्टमा। यो snvm.mem file सिमुलेशन रन गर्नु अघि सिमुलेशन फोल्डरमा प्रतिलिपि गर्नुपर्छ।
3. काम गर्ने फोल्डर अन्तर्गत काम गर्ने फोल्डर र सिमुलेशन नामक सब-फोल्डर सिर्जना गर्नुहोस्।
   pa4rtupromgen एक्जिक्युटेबलले काम गर्ने फोल्डरमा सिमुलेशन सब फोल्डरको उपस्थिति अपेक्षा गर्दछ र *.tcl स्क्रिप्ट सिमुलेशन सब फोल्डरमा राखिएको हुन्छ।
4. UPROM.cfg प्रतिलिपि गर्नुहोस् file कम्पोनेन्ट उत्पादनको लागि सिर्जना गरिएको पहिलो लाइबेरो परियोजनाबाट काम गर्ने फोल्डरमा।
5. निम्न आदेशहरू *.tcl स्क्रिप्टमा टाँस्नुहोस् र चरण ३ मा सिर्जना गरिएको सिमुलेशन फोल्डरमा राख्नुहोस्।
   SampURPOM.mem उत्पन्न गर्न PolarFire र PolarFire Soc Family उपकरणहरूको लागि le *.tcl file
   UPROM.cfg बाट
   सेट_डिभाइस -फ्याम -मर्नु -पिकेज
   सेट_इनपुट_सीएफजी -मार्ग
   सेट_सिम_मेम -मार्गFile/UPROM.mem>
   gen_sim -use_init गलत
   डाइ र प्याकेजको लागि प्रयोग गर्नको लागि उचित आन्तरिक नामको लागि, *.prjx हेर्नुहोस्। file पहिलो लाइबेरो परियोजनाको (कम्पोनेन्ट उत्पादनको लागि प्रयोग गरिएको)।
   तर्क use_init गलतमा सेट हुनुपर्छ।
   आउटपुटको मार्ग निर्दिष्ट गर्न set_sim_mem आदेश प्रयोग गर्नुहोस् file UPROM.mem त्यो हो
   स्क्रिप्ट कार्यान्वयन गर्दा उत्पन्न हुन्छ file pa4rtupromgen कार्यान्वयनयोग्यसँग।
6. कमाण्ड प्रम्प्ट वा साइग्विन टर्मिनलमा, चरण ३ मा सिर्जना गरिएको कार्य निर्देशिकामा जानुहोस्।
   pa4rtupromgen आदेशलाई–script विकल्पको साथ कार्यान्वयन गर्नुहोस् र अघिल्लो चरणमा सिर्जना गरिएको *.tcl स्क्रिप्ट यसमा पास गर्नुहोस्।
   विन्डोज को लागी
   /designer/bin/pa4rtupromgen.exe \
   -स्क्रिप्ट./सिमुलेसन/ .tcl
   लिनक्सका लागि:
   /बिन/pa4rtupromgen
   -स्क्रिप्ट./सिमुलेसन/ .tcl
7. pa4rtupromgen कार्यान्वयनयोग्यको सफल कार्यान्वयन पछि, UPROM.mem जाँच गर्नुहोस् कि file *.tcl स्क्रिप्टमा set_sim_mem आदेशमा निर्दिष्ट स्थानमा उत्पन्न हुन्छ।
8. sNVM नक्कल गर्न, snvm.mem प्रतिलिपि गर्नुहोस् file तपाईंको पहिलो Libero परियोजना (कम्पोनेन्ट कन्फिगरेसनको लागि प्रयोग गरिएको) बाट सिमुलेशन चलाउनको लागि तपाईंको सिमुलेशन परियोजनाको शीर्ष स्तरको सिमुलेशन फोल्डरमा (Libero SoC बाहिर)। UPROM सामग्रीहरू सिमुलेट गर्न, उत्पन्न गरिएको UPROM.mem प्रतिलिपि गर्नुहोस्। file सिमुलेशन चलाउनको लागि तपाईंको सिमुलेशन परियोजनाको शीर्ष स्तरको सिमुलेशन फोल्डरमा (Libero SoC बाहिर)।

महत्त्वपूर्ण: प्रति SoC कम्पोनेन्टहरूको कार्यक्षमता सिमुलेट गर्नुहोस्, पूर्व-कम्पाइल गरिएको PolarFire सिमुलेशन लाइब्रेरीहरू डाउनलोड गर्नुहोस् र यहाँ वर्णन गरिए अनुसार तपाईंको सिमुलेशन वातावरणमा आयात गर्नुहोस्। थप विवरणहरूको लागि, परिशिष्ट B—सिमुलेसन वातावरणमा सिमुलेशन लाइब्रेरीहरू आयात गर्ने हेर्नुहोस्।

तपाईंको डिजाइन कार्यान्वयन गर्दै (एउटा प्रश्न सोध्नुहोस्)

तपाईंको वातावरणमा संश्लेषण र पोस्ट-संश्लेषण सिमुलेशन पूरा गरेपछि, तपाईंले आफ्नो डिजाइन भौतिक रूपमा कार्यान्वयन गर्न, समय र शक्ति विश्लेषण चलाउन, र आफ्नो प्रोग्रामिङ उत्पन्न गर्न Libero पुन: प्रयोग गर्नुपर्छ। file.

1. डिजाइनको भौतिक कार्यान्वयन र लेआउटको लागि नयाँ Libero परियोजना सिर्जना गर्नुहोस्। कम्पोनेन्ट कन्फिगरेसनमा तपाईंले सिर्जना गर्नुभएको सन्दर्भ परियोजनामा ​​जस्तै उपकरणलाई लक्षित गर्न निश्चित गर्नुहोस्।
2. परियोजना सिर्जना गरेपछि, डिजाइन फ्लो विन्डोमा रहेको उपकरण श्रृंखलाबाट संश्लेषण हटाउनुहोस् (प्रोजेक्ट > परियोजना सेटिङहरू > डिजाइन फ्लो > संश्लेषण सक्षम गर्नुहोस् अनचेक गर्नुहोस्)।
3.  तपाईंको पोस्ट-सिन्थेसिस *.vm आयात गर्नुहोस् file यस परियोजनामा, (File > आयात > संश्लेषित भेरिलग नेटलिस्ट (VM))।
   सुझाव: यसमा लिङ्क सिर्जना गर्न सिफारिस गरिन्छ file, ताकि यदि तपाईंले आफ्नो डिजाइन पुन: संश्लेषण गर्नुभयो भने, Libero ले सधैं पछिल्लो पोस्ट-सिन्थेसिस नेटलिस्ट प्रयोग गर्दछ।
   a. डिजाइन पदानुक्रम विन्डोमा, रूट मोड्युलको नाम नोट गर्नुहोस्।
4. Libero परियोजनामा ​​अवरोधहरू आयात गर्नुहोस्। *.pdc/*.sdc/*.ndc अवरोधहरू आयात गर्न अवरोध प्रबन्धक प्रयोग गर्नुहोस्।
   a. आयात I/O *.pdc अवरोध files (अवरोध प्रबन्धक > I/O विशेषताहरू > आयात)।
   ख. आयात फ्लोरप्लानिङ *.pdc अवरोध files (अवरोध प्रबन्धक > भुइँ योजनाकार > आयात)।
   c. आयात *.sdc समय अवरोध files (अवरोध प्रबन्धक > समय > आयात)। यदि तपाईंको डिजाइनमा ओभरमा सूचीबद्ध कुनै पनि कोरहरू छन् भनेview, SDC आयात गर्न सुनिश्चित गर्नुहोस् file डेराइभ कन्स्ट्रेन्ट उपकरण मार्फत उत्पन्न गरिएको।
   घ. आयात *.ndc अवरोध files (अवरोध प्रबन्धक > नेटलिस्ट विशेषताहरू > आयात)।
5. सहयोगी प्रतिबन्धहरू Fileउपकरणहरू डिजाइन गर्न।
   a. कन्स्ट्रेन्ट म्यानेजर खोल्नुहोस् (कन्स्ट्रेन्टहरू व्यवस्थापन गर्नुहोस् > कन्स्ट्रेन्टहरू व्यवस्थापन गर्नुहोस् खोल्नुहोस्) View).
   अवरोधको छेउमा रहेको स्थान-र-मार्ग र समय प्रमाणीकरण चेक बाकस जाँच गर्नुहोस्। file सीमा स्थापित गर्न file र उपकरण सम्बन्ध। *.pdc अवरोधलाई Place-andRoute मा र *.sdc लाई Place-and-Route र समय प्रमाणीकरण दुवैमा सम्बद्ध गर्नुहोस्। *.ndc लाई सम्बद्ध गर्नुहोस् file नेटलिस्ट कम्पाइल गर्न।
   सुझाव: यदि यो *.sdc अवरोधसँग स्थान र मार्ग असफल हुन्छ। file, त्यसपछि यही *.sdc आयात गर्नुहोस् file संश्लेषण गर्न र संश्लेषण पुन: चलाउन।
6. लेआउट चरण पूरा गर्न कम्पाइल नेटलिस्ट र त्यसपछि प्लेस एण्ड रूटमा क्लिक गर्नुहोस्।
7. कन्फिगर डिजाइन इनिसियलाइजेसन डाटा एण्ड मेमोरीज उपकरणले तपाईंलाई ननभोलाटाइल µPROM, sNVM, वा बाह्य SPI फ्ल्यास भण्डारण मेमोरीमा भण्डारण गरिएको डेटा प्रयोग गरेर LSRAM, µSRAM, XCVR (ट्रान्ससिभर), र PCIe जस्ता डिजाइन ब्लकहरू इनिसियलाइजेसन गर्न अनुमति दिन्छ। उपकरणमा डिजाइन इनिसियलाइजेसन अनुक्रमको स्पेसिफिकेशन, इनिसियलाइजेसन क्लाइन्टहरूको स्पेसिफिकेशन, प्रयोगकर्ता डेटा क्लाइन्टहरू परिभाषित गर्न निम्न ट्याबहरू छन्।
   - डिजाइन प्रारम्भिक ट्याब
   – µPROM ट्याब
   - sNVM ट्याब
   - SPI फ्ल्यास ट्याब
   - कपडाको RAM ट्याब
   डिजाइन प्रारम्भिक डेटा र सम्झनाहरू कन्फिगर गर्न उपकरणमा ट्याबहरू प्रयोग गर्नुहोस्।कन्फिगरेसन पूरा गरेपछि, प्रारम्भिक डेटा प्रोग्राम गर्न निम्न चरणहरू गर्नुहोस्:
   • इनिसियलाइजेसन क्लाइन्टहरू उत्पन्न गर्नुहोस्
   • बिटस्ट्रिम उत्पन्न वा निर्यात गर्नुहोस्
   • उपकरण प्रोग्राम गर्नुहोस्
   यो उपकरण कसरी प्रयोग गर्ने भन्ने बारे विस्तृत जानकारीको लागि, Libero SoC डिजाइन फ्लो प्रयोगकर्ता गाइड हेर्नुहोस्। उपकरणमा विभिन्न ट्याबहरू कन्फिगर गर्न र मेमोरी कन्फिगरेसन निर्दिष्ट गर्न प्रयोग गरिने Tcl आदेशहरूको बारेमा थप जानकारीको लागि। files (*.cfg), हेर्नुहोस् Tcl आदेश सन्दर्भ गाइड.
8. प्रोग्रामिङ उत्पन्न गर्नुहोस् File यस परियोजनाबाट र आफ्नो FPGA प्रोग्राम गर्न प्रयोग गर्नुहोस्।

परिशिष्ट A—Sample SDC अवरोधहरू (एउटा प्रश्न सोध्नुहोस्

Libero SoC ले CCC, OSC, ट्रान्सीभर र यस्तै अन्य केही IP कोरहरूको लागि SDC समय अवरोधहरू उत्पन्न गर्दछ। SDC अवरोधहरूलाई डिजाइन उपकरणहरूमा पास गर्नाले कम प्रयास र कम डिजाइन पुनरावृत्तिहरूसँग समय बन्द हुने सम्भावना बढ्छ। अवरोधहरूमा सन्दर्भ गरिएका सबै डिजाइन वस्तुहरूको लागि शीर्ष-स्तर उदाहरणबाट पूर्ण पदानुक्रमिक मार्ग दिइएको छ।
७.१ SDC समय सीमाहरू (एउटा प्रश्न सोध्नुहोस्)
Libero IP कोर सन्दर्भ परियोजनामा, यो शीर्ष-स्तरीय SDC अवरोध file कन्स्ट्रेन्ट म्यानेजरबाट उपलब्ध छ (डिजाइन फ्लो > ओपन म्यानेज कन्स्ट्रेन्ट) View >समय > व्युत्पन्न बाधाहरू)।
महत्त्वपूर्ण: हेर्नुहोस् यो file यदि तपाईंको डिजाइनमा CCC, OSC, ट्रान्सीभर, र अन्य कम्पोनेन्टहरू छन् भने SDC अवरोधहरू सेट गर्न। यदि आवश्यक भएमा, तपाईंको डिजाइन पदानुक्रमसँग मेल खाने पूर्ण पदानुक्रमिक मार्ग परिमार्जन गर्नुहोस् वा Derive_Constraints उपयोगिता र परिशिष्ट C मा चरणहरू प्रयोग गर्नुहोस्—कम्पोनेन्ट स्तर SDC मा Derive अवरोधहरू। file.
बचत गर्नुहोस् file फरक नाममा र SDC आयात गर्नुहोस् file संश्लेषण उपकरण, स्थान-र-मार्ग उपकरण, र समय प्रमाणीकरणहरूमा, कुनै पनि अन्य SDC अवरोध जस्तै files.
७.१.१ व्युत्पन्न SDC File (एउटा प्रश्न सोध्नुहोस्)
# यो file निम्न SDC स्रोतको आधारमा उत्पन्न गरिएको थियो files:
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc प्रयोग गर्न सकिन्छ।
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
ट्रान्समिट_पीएलएल/ट्रान्समिट_पीएलएल_०/ट्रान्समिट_पीएलएल_ट्रान्समिट_पीएलएल_०_पीएफ_टीएक्स_पीएलएल.एसडीसी
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
ICICLE_MSS/ICICLE_MSS.sdc
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /ड्राइभ/आइसिकल_किट_रेफ_डेस/आइसिकल-किट-सन्दर्भ-डिजाइन-मास्टर/MPFS_ICICLE/कम्पोनेन्ट/वर्क/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** यसमा कुनै पनि परिमार्जन file यदि व्युत्पन्न अवरोधहरू पुन: चलाइयो भने हराउनेछ। ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} - अवधि ६.२५
[ पिनहरू प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK } ] घडी सिर्जना गर्नुहोस् -नाम {REF_CLK_PAD_P} -अवधि १० [पोर्टहरू प्राप्त गर्नुहोस् {REF_CLK_PAD_P } ] घडी सिर्जना गर्नुहोस् -नाम {CLOCKS_AND_RESETS_inst_10/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/
DIV_CLK} - अवधि ८
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] उत्पन्न_घडी सिर्जना गर्नुहोस् -नाम { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT0} -२५ ले_गुणा -३२ ले_भाग -स्रोत
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण ०
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] उत्पन्न_घडी सिर्जना गर्नुहोस् -नाम { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT1} -२५ ले_गुणा -३२ ले_भाग -स्रोत
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण ०
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] उत्पन्न_घडी सिर्जना गर्नुहोस् -नाम { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT2} -२५ ले_गुणा -३२ ले_भाग -स्रोत
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण ०
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] उत्पन्न_घडी सिर्जना गर्नुहोस् -नाम { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/
OUT3} -२५ ले_गुणा -३२ ले_भाग -स्रोत
[ पिन प्राप्त गर्नुहोस् { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -चरण ०
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -नाम { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/
Y_DIV} -२ ले_भाग्नुहोस् -स्रोत
[ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A } ] [ get_pins { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV } ] set_false_path -through [ get_nets { DMA_INITIATOR_inst_0/ARESETN* } ] set_false_path -from [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/rdGrayCounter*/cntGray* } ] -to [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/
rdPtr_s1* } ] गलत_मार्ग सेट गर्नुहोस् - [ सेलहरू प्राप्त गर्नुहोस् { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/
genblk1*/wrGrayCounter*/cntGray* } ] - [ get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/genblk1*/ मा
wrPtr_s1* } ] गलत_पथ सेट गर्नुहोस् -थ्रु [ गेट_नेटहरू { FIC0_INITIATOR_inst_0/ARESETN* } ] गलत_पथ सेट गर्नुहोस् -मा [ गेट_पिनहरू { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] गलत मार्ग सेट गर्नुहोस् - [ पिनहरू प्राप्त गर्नुहोस् { PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] गलत मार्ग सेट गर्नुहोस् - [ नेटहरू प्राप्त गर्नुहोस् { PCIE_INITIATOR_inst_0/ARESETN* } ] परिशिष्ट ख—सिमुलेसन वातावरणमा सिमुलेशन पुस्तकालयहरू आयात गर्ने (एउटा प्रश्न सोध्नुहोस्)
Libero SoC सँग RTL सिमुलेशनको लागि पूर्वनिर्धारित सिम्युलेटर ModelSim ME Pro हो।
पूर्वनिर्धारित सिम्युलेटरको लागि पूर्व-संकलित पुस्तकालयहरू निर्देशिकामा Libero स्थापनाको साथ उपलब्ध छन्। /Designer/lib/modelsimpro/precompiled/vlog for® समर्थित परिवारहरू। Libero SoC ले ModelSim, Questasim, VCS, Xcelium का अन्य तेस्रो-पक्ष सिमुलेटर संस्करणहरूलाई पनि समर्थन गर्दछ।
, सक्रिय HDL, र रिभिएरा प्रो। सम्बन्धित पूर्व-संकलित पुस्तकालयहरू बाट डाउनलोड गर्नुहोस् Libero SoC v12.0 र पछि सिम्युलेटर र यसको संस्करणमा आधारित।
Libero वातावरण जस्तै, run.do file Libero बाहिर सिमुलेशन चलाउन सिर्जना गर्नुपर्छ।
एउटा साधारण run.do सिर्जना गर्नुहोस् file जसमा संकलन परिणामहरू, पुस्तकालय म्यापिङ, संकलन, र सिमुलेशनको लागि पुस्तकालय स्थापना गर्ने आदेशहरू छन्। आधारभूत run.do सिर्जना गर्न चरणहरू पालना गर्नुहोस्। file.

1. vlib कमाण्ड vlib presynth प्रयोग गरेर संकलन परिणामहरू भण्डारण गर्न तार्किक पुस्तकालय सिर्जना गर्नुहोस्।
2. vmap आदेश vmap प्रयोग गरेर तार्किक पुस्तकालयको नामलाई पूर्व-कम्पाइल गरिएको पुस्तकालय निर्देशिकामा म्याप गर्नुहोस्। ।
3. स्रोत संकलन गर्नुहोस् files—डिजाइन कम्पाइल गर्न भाषा-विशिष्ट कम्पाइलर आदेशहरू प्रयोग गर्नुहोस् fileकाम गर्ने निर्देशिकामा s।
   - .v/.sv को लागि भ्लग
   - .vhd को लागि vcom
4. कुनै पनि शीर्ष-स्तरीय मोड्युलको नाम निर्दिष्ट गरेर vsim कमाण्ड प्रयोग गरेर सिमुलेशनको लागि डिजाइन लोड गर्नुहोस्।
5. रन कमाण्ड प्रयोग गरेर डिजाइन सिमुलेट गर्नुहोस्।
   डिजाइन लोड गरेपछि, सिमुलेशन समय शून्यमा सेट हुन्छ, र तपाईं सिमुलेशन सुरु गर्न रन कमाण्ड प्रविष्ट गर्न सक्नुहुन्छ।
   सिम्युलेटर ट्रान्सक्रिप्ट विन्डोमा, run.do कार्यान्वयन गर्नुहोस् file चलाउनुहोस्। सिमुलेशन चलाउनुहोस्। Sample run.do file निम्नानुसार।

चुपचाप ACTELLIBNAME PolarFire सेट गर्नुहोस् चुपचाप PROJECT_DIR “W:/Test/basic_test” सेट गर्नुहोस् यदि
{[file अवस्थित छ presynth/_info]} { echo “INFO: सिमुलेशन लाइब्रेरी presynth अवस्थित छ” } अन्यथा
{ file मेटाउनुहोस् -फोर्स प्रेसिंथ vlib प्रेसिंथ } vmap प्रेसिंथ प्रेसिंथ vmap पोलरफायर
“X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” भ्लग -sv -work presynth
“${PROJECT_DIR}/hdl/top.v” भ्लग “+incdir+${PROJECT_DIR}/stimulus” -sv -वर्क प्रिसिन्थ “$
{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb तरंग थप्नुहोस् /tb/*
१०००ns लग /tb/* निकास चलाउनुहोस्

परिशिष्ट C—डेरिभ अवरोधहरू (एउटा प्रश्न सोध्नुहोस्)

यो परिशिष्टले Derive Constraints Tcl आदेशहरूको वर्णन गर्दछ।
९.१ व्युत्पन्न बाधाहरू Tcl आदेशहरू (एउटा प्रश्न सोध्नुहोस्)
derive_constraints उपयोगिताले तपाईंलाई Libero SoC डिजाइन वातावरण बाहिर RTL वा कन्फिगरेटरबाट अवरोधहरू प्राप्त गर्न मद्दत गर्दछ। तपाईंको डिजाइनको लागि अवरोधहरू उत्पन्न गर्न, तपाईंलाई प्रयोगकर्ता HDL, कम्पोनेन्ट HDL, र कम्पोनेन्ट अवरोधहरू आवश्यक पर्दछ। files. SDC घटक अवरोधहरू files अन्तर्गत उपलब्ध छन् /कम्पोनेन्ट/काम/ / / कम्पोनेन्ट कन्फिगरेसन र जेनेरेसन पछि निर्देशिका।
प्रत्येक घटकको सीमा file यसमा set_component tcl कमाण्ड (कम्पोनेन्टको नाम निर्दिष्ट गर्दछ) र कन्फिगरेसन पछि उत्पन्न हुने अवरोधहरूको सूची समावेश हुन्छ। अवरोधहरू कन्फिगरेसनको आधारमा उत्पन्न हुन्छन् र प्रत्येक कम्पोनेन्टको लागि विशिष्ट हुन्छन्।
Exampले ९-१। कम्पोनेन्ट कन्स्ट्रेन्ट File PF_CCC कोरको लागि
यहाँ एक पूर्व छampघटक अवरोधको स्तर file PF_CCC कोरको लागि:
सेट_कम्पोनेन्ट PF_CCC_C0_PF_CCC_C0_0_PF_CCC
# माइक्रोचिप कर्पोरेशन
# मिति: २०२१-अक्टोबर-२६ ०४:३६:००
# PLL #० को लागि आधार घडी
घडी_बनाउनुहोस् - अवधि १० [ पिनहरू प्राप्त गर्नुहोस् { pll_inst_10/REF_CLK_0 } ] १ द्वारा उत्पन्न_घडी_बनाउनुहोस् - स्रोत [ पिनहरू प्राप्त गर्नुहोस् { pll_inst_0/
REF_CLK_0 } ] -phase 0 [ get_pins { plll_inst_0/OUT0 } ] यहाँ, create_clock र create_generated_clock क्रमशः सन्दर्भ र आउटपुट घडी अवरोधहरू हुन्, जुन कन्फिगरेसनको आधारमा उत्पन्न हुन्छन्।
९.१.१ derive_constraints उपयोगितासँग काम गर्दै (एउटा प्रश्न सोध्नुहोस्)
पहिले प्रदान गरिएको कम्पोनेन्ट SDC को आधारमा डिजाइन मार्फत अवरोधहरू निकाल्नुहोस् र प्रत्येक कम्पोनेन्टको लागि नयाँ अवरोधहरू आवंटित गर्नुहोस्। files. CCC सन्दर्भ घडीहरूको लागि, यो सन्दर्भ घडीको स्रोत पत्ता लगाउन डिजाइन मार्फत फिर्ता प्रचार गर्दछ। यदि स्रोत I/O हो भने, सन्दर्भ घडी अवरोध I/O मा सेट गरिनेछ। यदि यो CCC आउटपुट वा अर्को घडी स्रोत हो भने (उदाहरणका लागिample, ट्रान्सीभर, ओसिलेटर), यसले अर्को कम्पोनेन्टबाट घडी प्रयोग गर्दछ र यदि अन्तरालहरू मेल खाँदैन भने चेतावनी रिपोर्ट गर्दछ। यदि तपाईंको RTL मा अन-चिप ओसिलेटरहरू छन् भने, डेरिभ कन्स्ट्रेन्ट्सले केही म्याक्रोहरूको लागि कन्स्ट्रेन्ट्स पनि आवंटित गर्नेछ।
derive_constraints उपयोगिता कार्यान्वयन गर्न, तपाईंले .tcl आपूर्ति गर्नुपर्छ file निर्दिष्ट क्रममा निम्न जानकारी सहितको आदेश-लाइन तर्क।

1. set_device खण्डमा रहेको जानकारी प्रयोग गरेर उपकरण जानकारी निर्दिष्ट गर्नुहोस्।
2. RTL मा बाटो निर्दिष्ट गर्नुहोस् files ले read_verilog वा read_vhdl खण्डमा रहेको जानकारी प्रयोग गर्दैछ।
3. set_top_level खण्डमा रहेको जानकारी प्रयोग गरेर शीर्ष स्तर मोड्युल सेट गर्नुहोस्।
4. कम्पोनेन्ट SDC मा बाटो निर्दिष्ट गर्नुहोस् files ले read_sdc वा read_ndc खण्डमा रहेको जानकारी प्रयोग गर्दैछ।
5. कार्यान्वयन गर्नुहोस् filederive_constraints खण्डमा रहेको जानकारी प्रयोग गर्दै।
6.  SDC बाट प्राप्त अवरोधहरूको मार्ग निर्दिष्ट गर्नुहोस् file write_sdc वा write_pdc वा write_ndc खण्डमा रहेको जानकारी प्रयोग गर्दै।

Example ९-२। derive.tcl को कार्यान्वयन र सामग्री File
निम्न एक पूर्व होampderive_constraints उपयोगिता कार्यान्वयन गर्न कमाण्ड-लाइन तर्क।
$ /bin{64}/derive_constraints derive.tcl
derive.tcl को सामग्रीहरू file:
# उपकरण जानकारी
सेट_डिभाइस -परिवार पोलरफायर -डाई MPF100T -गति -१
# आरटीएल files
read_verilog -मोड system_verilog परियोजना/कम्पोनेन्ट/कार्य/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v मार्फत
read_verilog -मोड system_verilog {परियोजना/कम्पोनेन्ट/कार्य/txpll0/txpll0.v}
read_verilog -मोड system_verilog {परियोजना/कम्पोनेन्ट/कार्य/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -मोड system_verilog {परियोजना/कम्पोनेन्ट/कार्य/xcvr0/xcvr0.v}
read_vhdl -मोड vhdl_2008 {परियोजना/hdl/xcvr1.vhd}
#घटक SDC files
सेट_टप_लेभल {xcvr1}
read_sdc -अवयव {परियोजना/अवयव/कार्य/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc} मा
read_sdc -कम्पोनेन्ट {परियोजना/कम्पोनेन्ट/कार्य/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#derive_constraint आदेश प्रयोग गर्नुहोस्
derive_constraints
#SDC/PDC/NDC नतिजा files
लेख्नुहोस्_एसडीसी {परियोजना/अवरोध/xcvr1_derived_कन्स्ट्रेन्ट्स.एसडीसी}
लेख्नुहोस्_पीडीसी {परियोजना/अवरोध/एफपी/एक्ससीभीआर१_डेराइभ्ड_कन्स्ट्रेन्ट्स.पीडीसी}
९.१.२ सेट_डिभाइस (एउटा प्रश्न सोध्नुहोस्)
विवरण
परिवारको नाम, मृत्युको नाम, र गति ग्रेड निर्दिष्ट गर्नुहोस्।
सेट_डिभाइस -परिवार -मर्नु -गति
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-परिवार	स्ट्रिङ	परिवारको नाम निर्दिष्ट गर्नुहोस्। सम्भावित मानहरू PolarFire®, PolarFire SoC हुन्।
-मर्नु	स्ट्रिङ	डाईको नाम निर्दिष्ट गर्नुहोस्।
-गति	स्ट्रिङ	उपकरणको गति ग्रेड निर्दिष्ट गर्नुहोस्। सम्भावित मानहरू STD वा -१ हुन्।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	आवश्यक प्यारामिटर—डाई हराइरहेको छ	डाइ विकल्प अनिवार्य छ र निर्दिष्ट गर्नुपर्छ।
ERR0005	अज्ञात मृत्यु 'MPF30'	-die विकल्पको मान सही छैन। विकल्पको विवरणमा मानहरूको सम्भावित सूची हेर्नुहोस्।
ERR0023	प्यारामिटर—डाई मान हराइरहेको छ	डाइ विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0023	आवश्यक प्यारामिटर—परिवार छुटेको छ	पारिवारिक विकल्प अनिवार्य छ र निर्दिष्ट हुनुपर्छ।
ERR0004	अज्ञात परिवार 'PolarFire®'	परिवार विकल्प सही छैन। विकल्पको विवरणमा मानहरूको सम्भावित सूची हेर्नुहोस्।

………… जारी राखियो
त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	प्यारामिटर—परिवारको मान छुटेको छ	परिवार विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0023	आवश्यक प्यारामिटर—गति हराइरहेको छ	गति विकल्प अनिवार्य छ र निर्दिष्ट हुनुपर्छ।
ERR0007	अज्ञात गति ' '	गति विकल्प सही छैन। विकल्पको विवरणमा मानहरूको सम्भावित सूची हेर्नुहोस्।
ERR0023	प्यारामिटर—गतिमा मान छैन	गति विकल्प मान बिना निर्दिष्ट गरिएको छ।

Example
सेट_डिभाइस -परिवार {पोलरफायर} -डाई {MPF300T_ES} -गति -१
सेट_डिभाइस -परिवार स्मार्टफ्यूजन २ -डाइ M2S2T -गति -१
९.१.३ रिड_भेरिलग (एउटा प्रश्न सोध्नुहोस्)
विवरण
भेरिलग पढ्नुहोस् file भेरिफिक प्रयोग गर्दै।
रिड_भेरिलग [-लिब ] [-मोड ]fileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-लिब	स्ट्रिङ	पुस्तकालयमा थपिने मोड्युलहरू भएको पुस्तकालय निर्दिष्ट गर्नुहोस्।
-मोड	स्ट्रिङ	Verilog मानक निर्दिष्ट गर्नुहोस्। सम्भावित मानहरू verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu हुन्। मानहरू केस असंवेदनशील छन्। पूर्वनिर्धारित मान verilog_2k हो।
fileनाम	स्ट्रिङ	भेरिलोग file नाम।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	प्यारामिटर—lib मान हराइरहेको छ	lib विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0023	प्यारामिटर—मोडमा मान छुटेको छ	मोड विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0015	अज्ञात मोड ' '	निर्दिष्ट गरिएको भेरिलग मोड अज्ञात छ। सम्भावित भेरिलग मोड इन—मोड विकल्प विवरणको सूची हेर्नुहोस्।
ERR0023	आवश्यक प्यारामिटर file नाम छुटेको छ।	कुनै भेरिलग छैन file मार्ग प्रदान गरिएको छ।
ERR0016	भेरिफिकको पार्सरको कारणले असफल भयो।	भेरिलगमा वाक्य रचना त्रुटि file। भेरिफिकको पार्सर त्रुटि सन्देश माथिको कन्सोलमा अवलोकन गर्न सकिन्छ।
ERR0012	set_device कल गरिएको छैन	उपकरणको जानकारी निर्दिष्ट गरिएको छैन। उपकरण वर्णन गर्न set_device आदेश प्रयोग गर्नुहोस्।

Example
read_verilog -मोड system_verilog {कम्पोनेन्ट/वर्क/टप/टप.v}
read_verilog -मोड system_verilog_mfcu design.v
९.१.४ रिड_भिएचडीएल (एउटा प्रश्न सोध्नुहोस्)
विवरण
VHDL थप्नुहोस् file VHDL को सूचीमा files.
read_vhdl [-lib] ] [-मोड ]fileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-लिब	—	सामग्री थप्नुपर्ने पुस्तकालय निर्दिष्ट गर्नुहोस्।
-मोड	—	VHDL मानक निर्दिष्ट गर्दछ। पूर्वनिर्धारित VHDL_93 हो। सम्भावित मानहरू vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl हुन्। मानहरू केस असंवेदनशील छन्।
fileनाम	—	VHDL file नाम।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	प्यारामिटर—lib मान हराइरहेको छ	lib विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0023	प्यारामिटर—मोडमा मान छुटेको छ	मोड विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0018	अज्ञात मोड ' '	निर्दिष्ट गरिएको VHDL मोड अज्ञात छ। सम्भावित VHDL मोड इन—मोड विकल्प विवरणको सूची हेर्नुहोस्।
ERR0023	आवश्यक प्यारामिटर file नाम छुटेको छ।	VHDL छैन file मार्ग प्रदान गरिएको छ।
ERR0019	invalid_path.v दर्ता गर्न असमर्थ file	निर्दिष्ट VHDL file अवस्थित छैन वा पढ्ने अनुमति छैन।
ERR0012	set_device कल गरिएको छैन	उपकरणको जानकारी निर्दिष्ट गरिएको छैन। उपकरण वर्णन गर्न set_device आदेश प्रयोग गर्नुहोस्।

Example
read_vhdl -मोड vhdl_2008 osc2dfn.vhd
पढ्नुहोस्_vhdl {hdl/top.vhd}
९.१.५ सेट_टप_लेभल (एउटा प्रश्न सोध्नुहोस्)
विवरण
RTL मा शीर्ष-स्तर मोड्युलको नाम निर्दिष्ट गर्नुहोस्।
सेट_टप_लेभल [-लिब ]
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-लिब	स्ट्रिङ	शीर्ष-स्तर मोड्युल वा संस्था खोज्नको लागि पुस्तकालय (वैकल्पिक)।
नाम	स्ट्रिङ	शीर्ष-स्तर मोड्युल वा संस्थाको नाम।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	आवश्यक प्यारामिटर शीर्ष स्तर हराइरहेको छ।	शीर्ष स्तरको विकल्प अनिवार्य छ र निर्दिष्ट हुनुपर्छ।
ERR0023	प्यारामिटर—lib मान हराइरहेको छ	lib विकल्प मान बिना निर्दिष्ट गरिएको छ।
ERR0014	शीर्ष स्तर फेला पार्न असमर्थ पुस्तकालयमा	निर्दिष्ट शीर्ष-स्तर मोड्युल प्रदान गरिएको पुस्तकालयमा परिभाषित गरिएको छैन। यो त्रुटि समाधान गर्न, शीर्ष मोड्युल वा पुस्तकालयको नाम सच्याउनु पर्छ।
ERR0017	विस्तृत असफल भयो	RTL विस्तार प्रक्रियामा त्रुटि। त्रुटि सन्देश कन्सोलबाट अवलोकन गर्न सकिन्छ।

Example
सेट_टप_लेभल {माथि}
सेट_टप_लेभल -लिब एचडीएल टप
९.१.६ read_sdc (प्रश्न सोध्नुहोस्)
विवरण
SDC पढ्नुहोस् file कम्पोनेन्ट डाटाबेसमा।
read_sdc - कम्पोनेन्टfileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-कम्पोनेन्ट	—	हामीले अवरोधहरू प्राप्त गर्दा यो read_sdc कमाण्डको लागि अनिवार्य फ्ल्याग हो।
fileनाम	स्ट्रिङ	SDC जाने बाटो file.

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	आवश्यक प्यारामिटर file नाम छुटेको छ।	अनिवार्य विकल्प file नाम तोकिएको छैन।
ERR0000	SDC file <file_path> पढ्न योग्य छैन।	निर्दिष्ट SDC file पढ्ने अनुमति छैन।
ERR0001	खोल्न असमर्थfile_path> file.	एसडीसी file अवस्थित छैन। बाटो सच्याउनु पर्छ।
ERR0008	set_component आदेश हराइरहेको छfile_path> file	SDC को निर्दिष्ट घटक file घटक निर्दिष्ट गर्दैन।

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0009	<List of errors from sdc file>	एसडीसी file गलत sdc आदेशहरू समावेश गर्दछ। उदाहरणका लागिampले, जब set_multicycle_path अवरोधमा त्रुटि हुन्छ: read_sdc आदेश कार्यान्वयन गर्दा त्रुटि: infile_path> file: set_multicycle_path आदेशमा त्रुटि: अज्ञात प्यारामिटर [get_cells {reg_a}]।

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
९.१.७ read_ndc (प्रश्न सोध्नुहोस्)
विवरण
NDC पढ्नुहोस् file कम्पोनेन्ट डाटाबेसमा।
read_ndc - कम्पोनेन्टfileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
-कम्पोनेन्ट	—	हामीले अवरोधहरू प्राप्त गर्दा यो read_ndc कमाण्डको लागि अनिवार्य फ्ल्याग हो।
fileनाम	स्ट्रिङ	एनडीसी जाने बाटो file.

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0001	खोल्न असमर्थfile_path> file	एनडीसी file अवस्थित छैन। बाटो सच्याउनु पर्छ।
ERR0023	आवश्यक प्यारामिटर—AtclParamO_ हराइरहेको छ।	अनिवार्य विकल्प fileनाम तोकिएको छैन।
ERR0023	आवश्यक प्यारामिटर—कम्पोनेन्ट हराइरहेको छ।	कम्पोनेन्ट विकल्प अनिवार्य छ र निर्दिष्ट गर्नुपर्छ।
ERR0000	NDC file 'file'_path>' पढ्न योग्य छैन।	निर्दिष्ट NDC file पढ्ने अनुमति छैन।

Example
read_ndc -अवयव {अवयव/कार्य/ccc1/ccc1_0/ccc_comp.ndc}
९.१.८ derive_constraints (प्रश्न सोध्नुहोस्)
विवरण
घटक SDC लाई इन्स्ट्यान्टिएट गर्नुहोस् fileडिजाइन-स्तर डाटाबेसमा।
derive_constraints
तर्कहरू

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0013	शीर्ष-स्तर परिभाषित गरिएको छैन	यसको अर्थ शीर्ष-स्तर मोड्युल वा संस्था निर्दिष्ट गरिएको छैन। यो कल समाधान गर्न, जारी गर्नुहोस् derive_constraints आदेश अघि set_top_level आदेश।

Example
derive_constraints
९.१.९ write_sdc (प्रश्न सोध्नुहोस्)
विवरण
एउटा अवरोध लेख्छ file SDC ढाँचामा।
लेख्नुहोस्_एसडीसीfileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
<fileनाम>	स्ट्रिङ	SDC जाने बाटो file उत्पन्न हुनेछ। यो अनिवार्य विकल्प हो। यदि file अवस्थित छ भने, यो अधिलेखन हुनेछ।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0003	खोल्न असमर्थfile बाटो> file.	File पथ सही छैन। अभिभावक निर्देशिकाहरू अवस्थित छन् कि छैनन् जाँच गर्नुहोस्।
ERR0002	SDC file 'file path>' लेख्न योग्य छैन।	निर्दिष्ट SDC file लेख्ने अनुमति छैन।
ERR0023	आवश्यक प्यारामिटर file नाम छुटेको छ।	एसडीसी file path अनिवार्य विकल्प हो र निर्दिष्ट गर्नुपर्छ।

Example
write_sdc “व्युत्पन्न.sdc”
९.१.१० write_pdc (प्रश्न सोध्नुहोस्)
विवरण
भौतिक अवरोधहरू लेख्छ (डेराइभ अवरोधहरू मात्र)।
लेख्नुहोस्_पीडीसीfileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
<fileनाम>	स्ट्रिङ	PDC जाने बाटो file उत्पन्न हुनेछ। यो अनिवार्य विकल्प हो। यदि file बाटो अवस्थित छ भने, यो अधिलेखन हुनेछ।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देशहरू	विवरण
ERR0003	खोल्न असमर्थfile बाटो> file	द file पथ सही छैन। अभिभावक निर्देशिकाहरू अवस्थित छन् कि छैनन् जाँच गर्नुहोस्।
ERR0002	PDC file 'file path>' लेख्न योग्य छैन।	निर्दिष्ट PDC file लेख्ने अनुमति छैन।
ERR0023	आवश्यक प्यारामिटर file नाम छुटेको छ।	पीडीसी file path अनिवार्य विकल्प हो र निर्दिष्ट गर्नुपर्छ।

Example
write_pdc “व्युत्पन्न.pdc”
९.१.११ write_ndc (प्रश्न सोध्नुहोस्)
विवरण
NDC अवरोधहरूलाई a मा लेख्छ file.
लेख्नुहोस्_एनडीसीfileनाम>
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
fileनाम	स्ट्रिङ	एनडीसी जाने बाटो file उत्पन्न हुनेछ। यो अनिवार्य विकल्प हो। यदि file अवस्थित छ भने, यो अधिलेखन हुनेछ।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देशहरू	विवरण
ERR0003	खोल्न असमर्थfile_path> file.	File पथ सही छैन। अभिभावक निर्देशिकाहरू अवस्थित छैनन्।
ERR0002	NDC file 'file'_path>' लेख्न योग्य छैन।	निर्दिष्ट NDC file लेख्ने अनुमति छैन।
ERR0023	आवश्यक प्यारामिटर _AtclParamO_ हराइरहेको छ।	एनडीसी file path अनिवार्य विकल्प हो र निर्दिष्ट गर्नुपर्छ।

Example
write_ndc “derived.ndc”
९.१.१२ add_include_path (प्रश्न सोध्नुहोस्)
विवरण
खोजी गर्ने मार्ग निर्दिष्ट गर्दछ जसमा समावेश छ fileRTL पढ्दा files.
समावेश_मार्ग थप्नुहोस्
तर्कहरू

प्यारामिटर	टाइप गर्नुहोस्	विवरण
निर्देशिका	स्ट्रिङ	खोजी गर्ने मार्ग निर्दिष्ट गर्दछ जसमा समावेश छ fileRTL पढ्दा files. यो विकल्प अनिवार्य छ।

रिटर्न प्रकार	विवरण
0	आदेश सफल भयो।

रिटर्न प्रकार	विवरण
1	आदेश असफल भयो। एउटा त्रुटि छ। तपाईंले कन्सोलमा त्रुटि सन्देश हेर्न सक्नुहुन्छ।

त्रुटिहरूको सूची

त्रुटि कोड	त्रुटि सन्देश	विवरण
ERR0023	आवश्यक प्यारामिटर समावेश पथ हराइरहेको छ।	निर्देशिका विकल्प अनिवार्य छ र प्रदान गर्नुपर्छ।

नोट: यदि निर्देशिका मार्ग सही छैन भने, add_include_path त्रुटि बिना नै पास हुनेछ।
यद्यपि, भेरिफिकको पार्सरको कारणले read_verilog/read_vhd आदेशहरू असफल हुनेछन्।
Example
समावेश_मार्ग_थप्नुहोस् घटक/कार्य/COREABC0/COREABC0_0/rtl/vlog/कोर

संशोधन इतिहास (एउटा प्रश्न सोध्नुहोस्)

संशोधन इतिहासले कागजातमा लागू गरिएका परिवर्तनहरू वर्णन गर्दछ। परिवर्तनहरू संशोधनद्वारा सूचीबद्ध गरिएका छन्, सबैभन्दा हालको प्रकाशनबाट सुरु हुँदै।

संशोधन	मिति	विवरण
F	१/४	यस संशोधनमा निम्न परिवर्तनहरू गरिएका छन्: • अद्यावधिक गरिएको खण्ड परिशिष्ट B—सिमुलेसन वातावरणमा सिमुलेशन पुस्तकालयहरू आयात गर्ने।
E	१/४	यस संशोधनमा निम्न परिवर्तनहरू गरिएका छन्: • अद्यावधिक गरिएको खण्ड माथिview. • अद्यावधिक गरिएको खण्ड व्युत्पन्न SDC File. • अद्यावधिक गरिएको खण्ड परिशिष्ट B—सिमुलेसन वातावरणमा सिमुलेशन पुस्तकालयहरू आयात गर्ने।
D	१/४	यो कागजात v2024.1 बाट कुनै परिवर्तन बिना Libero 2023.2 SoC डिजाइन सुइटको साथ जारी गरिएको छ। अद्यावधिक गरिएको खण्ड derive_constraints उपयोगितासँग काम गर्दै
C	१/४	यो कागजात v2023.2 बाट कुनै परिवर्तन बिना Libero 2023.1 SoC डिजाइन सुइटको साथ जारी गरिएको छ।
B	१/४	यो कागजात v2023.1 बाट कुनै परिवर्तन बिना Libero 2022.3 SoC डिजाइन सुइटको साथ जारी गरिएको छ।
A	१/४	प्रारम्भिक संशोधन।

माइक्रोचिप FPGA समर्थन
माइक्रोचिप एफपीजीए उत्पादन समूहले ग्राहक सेवा, ग्राहक प्राविधिक समर्थन केन्द्र, ए सहित विभिन्न समर्थन सेवाहरूसँग आफ्ना उत्पादनहरूलाई समर्थन गर्दछ। webसाइट, र विश्वव्यापी बिक्री कार्यालयहरू।
ग्राहकहरूलाई समर्थनलाई सम्पर्क गर्नु अघि माइक्रोचिप अनलाइन स्रोतहरू भ्रमण गर्न सुझाव दिइएको छ किनभने यो धेरै सम्भावना छ कि तिनीहरूका प्रश्नहरूको जवाफ पहिले नै दिइसकिएको छ।
मार्फत प्राविधिक सहयोग केन्द्रलाई सम्पर्क गर्नुहोस् webसाइट मा www.microchip.com/support। FPGA यन्त्र भाग नम्बर उल्लेख गर्नुहोस्, उपयुक्त केस कोटी चयन गर्नुहोस्, र डिजाइन अपलोड गर्नुहोस् fileप्राविधिक सहयोग केस सिर्जना गर्दा।
गैर-प्राविधिक उत्पादन समर्थनको लागि ग्राहक सेवालाई सम्पर्क गर्नुहोस्, जस्तै उत्पादन मूल्य निर्धारण, उत्पादन अपग्रेडहरू, अद्यावधिक जानकारी, अर्डर स्थिति, र प्राधिकरण।

• उत्तर अमेरिकाबाट, 800.262.1060 मा कल गर्नुहोस्
• बाँकी संसारबाट, 650.318.4460 मा कल गर्नुहोस्
• फ्याक्स, संसारको कुनै पनि ठाउँबाट, 650.318.8044

माइक्रोचिप जानकारी
माइक्रोचिप Webसाइट
माइक्रोचिपले हाम्रो मार्फत अनलाइन समर्थन प्रदान गर्दछ webसाइट मा www.microchip.com/। यो webसाइट बनाउन प्रयोग गरिन्छ files र जानकारी सजिलै ग्राहकहरु लाई उपलब्ध छ। उपलब्ध सामग्री मध्ये केही समावेश:

• उत्पादन समर्थन - डाटा पाना र इरेटा, आवेदन नोटहरू र sample प्रोग्रामहरू, डिजाइन स्रोतहरू, प्रयोगकर्ताको गाइड र हार्डवेयर समर्थन कागजातहरू, नवीनतम सफ्टवेयर रिलीजहरू र अभिलेख गरिएको सफ्टवेयर
• सामान्य प्राविधिक समर्थन - बारम्बार सोधिने प्रश्नहरू (FAQs), प्राविधिक समर्थन अनुरोधहरू, अनलाइन छलफल समूहहरू, माइक्रोचिप डिजाइन साझेदार कार्यक्रम सदस्य सूची
• माइक्रोचिपको व्यवसाय - उत्पादन चयनकर्ता र अर्डर गाइडहरू, नवीनतम माइक्रोचिप प्रेस विज्ञप्ति, सेमिनार र घटनाहरूको सूची, माइक्रोचिप बिक्री कार्यालयहरूको सूची, वितरक र कारखाना प्रतिनिधिहरू

उत्पादन परिवर्तन सूचना सेवा
माइक्रोचिपको उत्पादन परिवर्तन सूचना सेवाले ग्राहकहरूलाई माइक्रोचिप उत्पादनहरूमा अद्यावधिक राख्न मद्दत गर्दछ। कुनै निर्दिष्ट उत्पादन परिवार वा रुचिको विकास उपकरणसँग सम्बन्धित परिवर्तनहरू, अद्यावधिकहरू, संशोधनहरू वा त्रुटिहरू हुँदा सदस्यहरूले इमेल सूचना प्राप्त गर्नेछन्। दर्ता गर्न, जानुहोस् www.microchip.com/pcn र दर्ता निर्देशनहरू पालना गर्नुहोस्।

ग्राहक समर्थन
माइक्रोचिप उत्पादनका प्रयोगकर्ताहरूले धेरै च्यानलहरू मार्फत सहायता प्राप्त गर्न सक्छन्:

• वितरक वा प्रतिनिधि
• स्थानीय बिक्री कार्यालय
• इम्बेडेड समाधान इन्जिनियर (ESE)
• प्राविधिक समर्थन

ग्राहकहरूले समर्थनको लागि आफ्नो वितरक, प्रतिनिधि वा ESE लाई सम्पर्क गर्नुपर्छ। स्थानीय बिक्री कार्यालयहरू पनि ग्राहकहरूलाई मद्दत गर्न उपलब्ध छन्। यस कागजातमा बिक्री कार्यालय र स्थानहरूको सूची समावेश गरिएको छ। मार्फत प्राविधिक सहयोग उपलब्ध छ webसाइट मा: www.microchip.com/support
माइक्रोचिप उपकरण कोड सुरक्षा सुविधा
माइक्रोचिप उत्पादनहरूमा कोड सुरक्षा सुविधाको निम्न विवरणहरू नोट गर्नुहोस्:

• माइक्रोचिप उत्पादनहरूले तिनीहरूको विशेष माइक्रोचिप डेटा पानामा समावेश विशिष्टताहरू पूरा गर्दछ।
• Microchip ले विश्वास गर्छ कि यसको उत्पादनहरु को परिवार सुरक्षित छ जब अभिप्रेत तरिकामा प्रयोग गरिन्छ, सञ्चालन विनिर्देशहरु भित्र, र सामान्य अवस्थामा।
• माइक्रोचिप मान र आक्रामक रूपमा यसको बौद्धिक सम्पत्ति अधिकारहरूको रक्षा गर्दछ। माइक्रोचिप उत्पादनको कोड सुरक्षा सुविधाहरू उल्लङ्घन गर्ने प्रयासहरू कडा रूपमा निषेध गरिएको छ र डिजिटल मिलेनियम प्रतिलिपि अधिकार ऐन उल्लङ्घन गर्न सक्छ।
• न त माइक्रोचिप वा कुनै अन्य अर्धचालक निर्माताले यसको कोडको सुरक्षाको ग्यारेन्टी गर्न सक्छ। कोड सुरक्षाको मतलब यो होइन कि हामीले उत्पादन "अनब्रेक्बल" छ भनेर ग्यारेन्टी गरिरहेका छौं। कोड सुरक्षा निरन्तर विकसित हुँदैछ। Microchip हाम्रा उत्पादनहरूको कोड सुरक्षा सुविधाहरू निरन्तर सुधार गर्न प्रतिबद्ध छ।

कानूनी सूचना
यो प्रकाशन र यहाँको जानकारी माइक्रोचिप उत्पादनहरूमा मात्र प्रयोग गर्न सकिन्छ, डिजाइन, परीक्षण, र माइक्रोचिप उत्पादनहरू तपाईंको अनुप्रयोगसँग एकीकृत गर्न सहित। कुनै पनि अन्य तरिकामा यो जानकारीको प्रयोगले यी सर्तहरूको उल्लङ्घन गर्दछ। यन्त्र अनुप्रयोगहरू सम्बन्धी जानकारी तपाईंको सुविधाको लागि मात्र प्रदान गरिएको छ र अद्यावधिकहरूद्वारा हटाइएको हुन सक्छ। यो सुनिश्चित गर्न को लागी तपाइँको जिम्मेवारी हो कि तपाइँको आवेदन तपाइँको विशिष्टताहरु संग मिल्छ। अतिरिक्त समर्थनको लागि आफ्नो स्थानीय माइक्रोचिप बिक्री कार्यालयमा सम्पर्क गर्नुहोस् वा, मा अतिरिक्त समर्थन प्राप्त गर्नुहोस् www.microchip.com/en-us/support/design-help/client-support-services.
यो जानकारी माइक्रोचिप "जस्तो छ" द्वारा प्रदान गरिएको हो। माइक्रोचिपले कुनै प्रतिनिधित्व वा कुनै पनि प्रकारको वारेन्टी गर्दैन कि अभिव्यक्त वा निहित, लिखित, लिखित, वैधानिक वा कुनै पनि निहित ग्यारेन्टीहरू, र एक विशेष उद्देश्यको लागि सीमित छैन। यसको अवस्था, गुणस्तर वा कार्यसम्पादनसँग सम्बन्धित। कुनै पनि हालतमा MICROCHIP कुनै पनि अप्रत्यक्ष, विशेष, दण्डात्मक, आकस्मिक, वा परिणामात्मक हानि, क्षति, लागत, वा कुनै पनि प्रकारको खर्चको लागि उत्तरदायी हुनेछैन। सम्भाव्यता वा क्षतिहरू अनुमानित छन्। कानूनद्वारा अनुमति दिइएको पूर्ण हदसम्म, जानकारी वा यसको प्रयोगसँग सम्बन्धित कुनै पनि हिसाबले सबै दावीहरूमा माइक्रोचिपको पूर्ण दायित्व, तपाईंले कुनै पनि रकममा कुनै पनि रकम लिएको खण्डमा शुल्कको रकमभन्दा बढी हुने छैन।
जीवन समर्थन र/वा सुरक्षा अनुप्रयोगहरूमा माइक्रोचिप उपकरणहरूको प्रयोग पूर्ण रूपमा खरिदकर्ताको जोखिममा छ, र खरिदकर्ताले त्यस्तो प्रयोगबाट हुने कुनै पनि र सबै क्षति, जरिवाना, मुद्दा, वा खर्चबाट माइक्रोचिपको रक्षा गर्न, क्षतिपूर्ति दिन र हानिरहित राख्न सहमत हुन्छ। अन्यथा उल्लेख नगरिएसम्म कुनै पनि माइक्रोचिप बौद्धिक सम्पत्ति अधिकार अन्तर्गत, निहित वा अन्यथा, कुनै पनि इजाजतपत्रहरू व्यक्त गरिएको छैन।
ट्रेडमार्कहरू
माइक्रोचिपको नाम र लोगो, माइक्रोचिप लोगो, Adaptec, AVR, AVR लोगो, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, MACHLX, MACHLX, Kleuch MediaLB, megaAVR, Microsemi, Microsemi लोगो, MOST, MOST लोगो, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 लोगो, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST, SST, SYMFST, Logo , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, र XMEGA संयुक्त राज्य अमेरिका र अन्य देशहरूमा एकीकृत माइक्रोचिप टेक्नोलोजीका दर्ता ट्रेडमार्कहरू हुन्।
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, हाइपर स्पीड कन्ट्रोल, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus लोगो, Quiet-World, Smart-World TimeCesium, TimeHub, TimePictra, TimeProvider, र ZL संयुक्त राज्य अमेरिका मा माइक्रोचिप टेक्नोलोजी को दर्ता ट्रेडमार्क हो।
आसन्न कुञ्जी सप्रेसन, AKS, एनालग-फर-द-डिजिटल उमेर, कुनै पनि क्यापेसिटर, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoAuthentication, CryptoAutomotive, CryptoEMTomspan, CDPI,CPI , गतिशील औसत मिलान , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-chip Connectivity, JitterBlocker, Knob-Cnob-Cnob-Cnob-Con-Play अधिकतमView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB प्रमाणित लोगो, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS PICTEL, PowerMOS 7, PowerMOS , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, SimpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Ench PHY, Sy , विश्वसनीय समय, TSHARC, ट्युरिङ, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, र ZENA संयुक्त राज्य अमेरिका र अन्य देशहरूमा माइक्रोचिप टेक्नोलोजीको ट्रेडमार्कहरू हुन्।
SQTP संयुक्त राज्य अमेरिका मा माइक्रोचिप टेक्नोलोजी को एक सेवा चिन्ह हो
Adaptec लोगो, फ्रिक्वेन्सी अन डिमान्ड, सिलिकन स्टोरेज टेक्नोलोजी, र Symmcom अन्य देशहरूमा माइक्रोचिप टेक्नोलोजी इन्कका दर्ता ट्रेडमार्क हुन्।
GestIC माइक्रोचिप टेक्नोलोजी जर्मनी II GmbH & Co. KG को दर्ता गरिएको ट्रेडमार्क हो, माइक्रोचिप टेक्नोलोजी इन्कको सहायक कम्पनी, अन्य देशहरूमा।
यहाँ उल्लेख गरिएका अन्य सबै ट्रेडमार्कहरू तिनीहरूको सम्बन्धित कम्पनीहरूको सम्पत्ति हुन्।
२०२१, माइक्रोचिप टेक्नोलोजी इन्कर्पोरेटेड र यसका सहायक कम्पनीहरू। सबै अधिकार सुरक्षित।
ISBN: 978-1-6683-0183-8
गुणस्तर व्यवस्थापन प्रणाली
माइक्रोचिपको गुणस्तर व्यवस्थापन प्रणालीको बारेमा जानकारीको लागि, कृपया भ्रमण गर्नुहोस् www.microchip.com/quality.
विश्वव्यापी बिक्री र सेवा

अमेरिका	एशिया/प्यासिफिक	एशिया/प्यासिफिक	युरोप
कर्पोरेट कार्यालय 2355 West Chandler Blvd। Chandler, AZ 85224-6199 टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ प्राविधिक समर्थन: www.microchip.com/support Web ठेगाना: www.microchip.com एटलान्टा डुलुथ, GA टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ अस्टिन, TX टेलिफोन: ८००-५५५-०१९९ बोस्टन वेस्टबरो, एमए टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ शिकागो Itasca, IL टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ डलास एडिसन, TX टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ डेट्रोइट नोभि, एमआई टेलिफोन: ८००-५५५-०१९९ ह्युस्टन, TX टेलिफोन: ८००-५५५-०१९९ इन्डियानापोलिस Noblesville, IN टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ टेलिफोन: ८००-५५५-०१९९ लस एन्जलस मिशन भिजो, CA टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९ टेलिफोन: ८००-५५५-०१९९ Raleigh, NC टेलिफोन: ८००-५५५-०१९९ न्यूयोर्क, NY टेलिफोन: ८००-५५५-०१९९ सान जोस, CA टेलिफोन: ८००-५५५-०१९९ टेलिफोन: ८००-५५५-०१९९ क्यानडा - टोरन्टो टेलिफोन: ८००-५५५-०१९९ फ्याक्स: ८००-५५५-०१९९	अस्ट्रेलिया - सिड्नी टेलिफोन: ६१-२-९८६८-६७३३ चीन - बेइजिङ टेलिफोन: ६१-२-९८६८-६७३३ चीन - चेङ्दु टेलिफोन: ६१-२-९८६८-६७३३ चीन - चोङकिङ टेलिफोन: ६१-२-९८६८-६७३३ चीन - डोंगगुआन टेलिफोन: ६१-२-९८६८-६७३३ चीन - ग्वांगझाउ टेलिफोन: ६१-२-९८६८-६७३३ चीन - हांग्जाउ टेलिफोन: ६१-२-९८६८-६७३३ चीन - हङकङ SAR टेलिफोन: ८६-१०-८५६९ चीन - नान्जिङ टेलिफोन: ६१-२-९८६८-६७३३ चीन - किंगदाओ टेलिफोन: ६१-२-९८६८-६७३३ चीन - सांघाई टेलिफोन: ६१-२-९८६८-६७३३ चीन - शेनयाङ टेलिफोन: ६१-२-९८६८-६७३३ चीन - शेन्जेन टेलिफोन: ६१-२-९८६८-६७३३ चीन - सुजाउ टेलिफोन: ६१-२-९८६८-६७३३ चीन - वुहान टेलिफोन: ६१-२-९८६८-६७३३ चीन - सियान टेलिफोन: ६१-२-९८६८-६७३३ चीन - सियामेन टेलिफोन: ८६-१०-८५६९ चीन - Zhuhai टेलिफोन: ८६-१०-८५६९	भारत - बैंगलोर टेलिफोन: ६१-२-९८६८-६७३३ भारत - नयाँ दिल्ली टेलिफोन: ६१-२-९८६८-६७३३ भारत - पुणे टेलिफोन: ६१-२-९८६८-६७३३ जापान - ओसाका टेलिफोन: ६१-२-९८६८-६७३३ जापान - टोकियो टेलिफोन: ८१-३-६८८०-३७७० कोरिया - डेगु टेलिफोन: ६१-२-९८६८-६७३३ कोरिया - सियोल टेलिफोन: ६१-२-९८६८-६७३३ मलेसिया - क्वालालम्पुर टेलिफोन: ६१-२-९८६८-६७३३ मलेसिया - पेनाङ टेलिफोन: ६१-२-९८६८-६७३३ फिलिपिन्स - मनिला टेलिफोन: ६१-२-९८६८-६७३३ सिङ्गापुर टेलिफोन: ८६-१०-८५६९ ताइवान - सिन चु टेलिफोन: ६१-२-९८६८-६७३३ ताइवान - काओसिङ टेलिफोन: ६१-२-९८६८-६७३३ ताइवान - ताइपेई टेलिफोन: ६१-२-९८६८-६७३३ थाइल्याण्ड - बैंकक टेलिफोन: ६१-२-९८६८-६७३३ भियतनाम - हो ची मिन्ह टेलिफोन: ६१-२-९८६८-६७३३	अस्ट्रिया - वेल्स टेलिफोन: ६१-२-९८६८-६७३३ फ्याक्स: ४३-७२४२-२२४४-३९३ डेनमार्क - कोपेनहेगन टेलिफोन: ८६-१०-८५६९ फ्याक्स: ४५-४४८५-२८२९ फिनल्याण्ड - एस्पो टेलिफोन: ६१-२-९८६८-६७३३ फ्रान्स - पेरिस Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 जर्मनी - Garching टेलिफोन: ८६-१०-८५६९ जर्मनी - हान टेलिफोन: ८६-१०-८५६९ जर्मनी - Heilbronn टेलिफोन: ८६-१०-८५६९ जर्मनी - कार्ल्सरुहे टेलिफोन: ८६-१०-८५६९ जर्मनी - म्युनिख Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 जर्मनी - रोजेनहेम टेलिफोन: ६१-२-९८६८-६७३३ इजरायल - Hod Hasharon टेलिफोन: ६१-२-९८६८-६७३३ इटाली - मिलान टेलिफोन: ८६-१०-८५६९ फ्याक्स: ४५-४४८५-२८२९ इटाली - पाडोभा टेलिफोन: ८६-१०-८५६९ नेदरल्याण्ड्स - ड्रुनेन टेलिफोन: ८६-१०-८५६९ फ्याक्स: ४५-४४८५-२८२९ नर्वे - ट्रोन्डहेम टेलिफोन: ४७-७२८८४३८८ पोल्याण्ड - वार्सा टेलिफोन: ८६-१०-८५६९ रोमानिया - बुखारेस्ट Tel: 40-21-407-87-50 स्पेन - म्याड्रिड Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 स्वीडेन - गोटेनबर्ग Tel: 46-31-704-60-40 स्वीडेन - स्टकहोम टेलिफोन: ६१-२-९८६८-६७३३ UK - Wokingham टेलिफोन: ६१-२-९८६८-६७३३ फ्याक्स: ४३-७२४२-२२४४-३९३

कागजातहरू / स्रोतहरू

माइक्रोचिप DS00004807F पोलरफायर परिवार FPGA कस्टम फ्लो [pdf] प्रयोगकर्ता गाइड DS00004807F पोलरफायर परिवार FPGA कस्टम फ्लो, DS00004807F, पोलरफायर परिवार FPGA कस्टम फ्लो, परिवार FPGA कस्टम फ्लो, कस्टम फ्लो, फ्लो

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका