intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP को बारेमा
फर्वार्ड त्रुटि सुधार (FEC) च्यानल कोडहरूले सामान्यतया वायरलेस संचार प्रणालीहरूको ऊर्जा दक्षता सुधार गर्दछ। टर्बो कोडहरू 3G र 4G मोबाइल संचारका लागि उपयुक्त छन् (जस्तै, UMTS र LTE मा) र उपग्रह सञ्चार। तपाईँले अन्य अनुप्रयोगहरूमा टर्बो कोडहरू प्रयोग गर्न सक्नुहुन्छ जसलाई ब्यान्डविथ- वा डेटा-भ्रष्ट आवाजको उपस्थितिमा विलम्ब-प्रतिबन्धित सञ्चार लिङ्कहरूमा विश्वसनीय जानकारी स्थानान्तरण आवश्यक पर्दछ। 4G Turbo-V Intel® FPGA IP मा vRAN को लागि डाउनलिंक र अपलिंक एक्सेलेटर समावेश छ र टर्बो इंटेल FPGA IP समावेश गर्दछ। डाउनलिंक एक्सेलेटरले समानता जानकारीको रूपमा डेटामा रिडन्डन्सी थप्छ। अपलिंक एक्सेलेरेटरले च्यानल त्रुटिहरूको उचित संख्या सच्याउन रिडन्डन्सीको शोषण गर्दछ।
सम्बन्धित जानकारी
- टर्बो इंटेल FPGA आईपी प्रयोगकर्ता गाइड
- 3GPP TS 36.212 संस्करण 15.2.1 रिलीज 15
4G Turbo-V Intel FPGA IP सुविधाहरू
डाउनलिंक एक्सेलेरेटरले समावेश गर्दछ:
- कोड ब्लक चक्रीय रिडन्डन्सी कोड (CRC) संलग्न
- टर्बो एन्कोडर
- टर्बो दर मिलानकर्तासँग:
- सबब्लक इन्टरलीभर
- बिट कलेक्टर
- बिट चयनकर्ता
- बिट प्रुनर
अपलिंक एक्सेलेरेटरले समावेश गर्दछ:
- सबब्लक deinterleaver
- CRC चेक संग टर्बो डिकोडर
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
4G Turbo-V Intel FPGA IP उपकरण परिवार समर्थन
Intel ले Intel FPGA IP को लागि निम्न उपकरण समर्थन स्तरहरू प्रदान गर्दछ:
- अग्रिम समर्थन - यो यन्त्र परिवारको लागि सिमुलेशन र संकलनको लागि IP उपलब्ध छ। FPGA प्रोग्रामिंग file Quartus Prime Pro Stratix 10 Edition Beta सफ्टवेयरको लागि (.pof) समर्थन उपलब्ध छैन र यस्तो IP टाइमिङ बन्द हुने ग्यारेन्टी हुन सक्दैन। समय मोडेलहरूले प्रारम्भिक पोस्ट-लेआउट जानकारीमा आधारित ढिलाइको प्रारम्भिक इन्जिनियरिङ अनुमानहरू समावेश गर्दछ। समय मोडेलहरू परिवर्तनको अधीनमा छन् किनकि सिलिकन परीक्षणले वास्तविक सिलिकन र समय मोडेलहरू बीचको सम्बन्ध सुधार गर्दछ। तपाइँ यो आईपी कोर प्रणाली संरचना र स्रोत उपयोग अध्ययन, सिमुलेशन, पिनआउट, प्रणाली विलम्ब मूल्याङ्कन, आधारभूत समय मूल्याङ्कन (पाइपलाइन बजेट), र I/O स्थानान्तरण रणनीति (डेटा-पथ चौडाइ, फट गहिराई, I/O मानक ट्रेडअफहरू) को लागि प्रयोग गर्न सक्नुहुन्छ। )।
- प्रारम्भिक समर्थन - Intel ले यो यन्त्र परिवारको लागि प्रारम्भिक समय मोडेलहरूको साथ IP कोर प्रमाणित गर्दछ। IP कोरले सबै कार्यात्मक आवश्यकताहरू पूरा गर्दछ, तर अझै पनि उपकरण परिवारको लागि समय विश्लेषण भइरहेको हुन सक्छ। तपाईं यसलाई सावधानीपूर्वक उत्पादन डिजाइनहरूमा प्रयोग गर्न सक्नुहुन्छ।
- अन्तिम समर्थन—Intel ले यस उपकरण परिवारको लागि अन्तिम समय मोडेलहरूको साथ IP प्रमाणित गर्दछ। IP ले उपकरण परिवारको लागि सबै कार्यात्मक र समय आवश्यकताहरू पूरा गर्दछ। तपाईं उत्पादन डिजाइन मा प्रयोग गर्न सक्नुहुन्छ।
4G टर्बो-V आईपी उपकरण परिवार समर्थन
| उपकरण परिवार | समर्थन |
| Intel Agilex™ | अग्रिम |
| Intel Arria® 10 | फाइनल |
| Intel Stratix® 10 | अग्रिम |
| अन्य उपकरण परिवारहरू | समर्थन छैन |
4G Turbo-V Intel FPGA IP को लागि जानकारी जारी गर्नुहोस्
Intel FPGA IP संस्करणहरू v19.1 सम्म Intel Quartus® Prime Design Suite सफ्टवेयर संस्करणहरूसँग मेल खान्छ। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 मा सुरू गर्दै, Intel FPGA IP सँग नयाँ संस्करण योजना छ। Intel FPGA IP संस्करण (XYZ) नम्बर प्रत्येक Intel Quartus प्राइम सफ्टवेयर संस्करणको साथ परिवर्तन हुन सक्छ। मा परिवर्तन:
- X ले IP को एक प्रमुख संशोधन संकेत गर्दछ। यदि तपाईंले Intel Quartus प्राइम सफ्टवेयर अपडेट गर्नुभयो भने, तपाईंले IP पुन: उत्पन्न गर्नुपर्छ।
- Y ले आईपीले नयाँ सुविधाहरू समावेश गरेको संकेत गर्छ। यी नयाँ सुविधाहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
- Z ले संकेत गर्दछ कि IP मा साना परिवर्तनहरू समावेश छन्। यी परिवर्तनहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
4G टर्बो-V आईपी रिलीज जानकारी
| वस्तु | विवरण |
| संस्करण | 1.0.0 |
| रिलीज मिति | अप्रिल २०२४ |
4G टर्बो-V प्रदर्शन र स्रोत उपयोग
इन्टेलले इन्टेल क्वार्टस प्राइम सफ्टवेयर v19.1 सँग डिजाइनहरू कम्पाइल गरेर संसाधनको उपयोग र प्रदर्शन उत्पन्न गर्यो। FPGA स्रोतहरू (जस्तै अनुकूलन तर्क मोड्युलहरू (ALMs)) को प्रारम्भिक अनुमानको लागि यी अनुमानित परिणामहरू मात्र प्रयोग गर्नुहोस् जुन परियोजनालाई आवश्यक छ। लक्ष्य आवृत्ति 300 मेगाहर्ट्ज छ।
Intel Arria 10 उपकरणहरूको लागि डाउनलिंक एक्सेलेरेटर स्रोत उपयोग र अधिकतम आवृत्ति
| मोड्युल | fMAX (मेगाहर्ट्ज) | ALMs | ALUTs | दर्ता गर्दछ | मेमोरी (बिट्स) | RAM ब्लकहरू (M20K) | डीएसपी ब्लक |
| डाउनलिंक प्रवेगक | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC संलग्न | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| टर्बो एन्कोडर | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| रेट मिलानकर्ता | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| सबब्लक इन्टरलीभर | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| बिट कलेक्टर | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| बिट चयनकर्ता र प्रुनर | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Intel Arria 10 उपकरणहरूको लागि अपलिंक एक्सेलेरेटर स्रोत उपयोग र अधिकतम आवृत्ति
| मोड्युल | fMAX (मेगाहर्ट्ज) | ALMs | दर्ता गर्दछ | मेमोरी (बिट्स) | RAM ब्लकहरू (M20K) | डीएसपी ब्लक |
| अपलिंक प्रवेगक | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| सबब्लक deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| टर्बो डिकोडर | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP को साथ डिजाइन गर्दै
4G टर्बो-V आईपी डाइरेक्टरी संरचना
तपाईंले म्यानुअल रूपमा IP स्थापनाकर्ताबाट IP स्थापना गर्नुपर्छ।
स्थापना निर्देशिका संरचना
4G टर्बो-V आईपी उत्पन्न गर्दै
तपाइँ एक डाउनलिंक वा अपलिंक एक्सेलरेटर उत्पन्न गर्न सक्नुहुन्छ। अपलिंक एक्सेलेरेटरको लागि, डाइरेक्टरीमा dl लाई ul सँग बदल्नुहोस् वा file नामहरू।
- Intel Quartus प्राइम प्रो सफ्टवेयर खोल्नुहोस्।
- चयन गर्नुहोस् File ➤ नयाँ परियोजना विजार्ड।
- अर्को क्लिक गर्नुहोस्।
- परियोजना नाम प्रविष्ट गर्नुहोस् dl_fec_wrapper_top र परियोजना स्थान प्रविष्ट गर्नुहोस्।
- Arria 10 उपकरण चयन गर्नुहोस्।
- समाप्त क्लिक गर्नुहोस्।
- dl_fec_wrapper_top.qpf खोल्नुहोस् file परियोजना डाइरेक्टरीमा उपलब्ध परियोजना विजार्ड देखिन्छ।
- प्लेटफर्म डिजाइनर ट्याबमा:
- dl_fec_wrapper_top.ip सिर्जना गर्नुहोस् file हार्डवेयर tcl प्रयोग गर्दै file.
- डिजाइन उत्पन्न गर्न एचडीएल उत्पन्न गर्नुहोस् क्लिक गर्नुहोस् files.
- उत्पन्न ट्याबमा, परीक्षण बेन्च प्रणाली उत्पन्न गर्नुहोस् क्लिक गर्नुहोस्।
- संश्लेषण थप्न सबै थप्नुहोस् क्लिक गर्नुहोस् fileपरियोजनामा एस। द files src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth मा छन्।
- dl_fec_wrapper_top.v सेट गर्नुहोस् file शीर्ष स्तरको संस्थाको रूपमा।
- यो परियोजना कम्पाइल गर्न सुरु संकलन क्लिक गर्नुहोस्।
4G टर्बो-V आईपी सिमुलेट गर्दै
यो कार्य डाउनलिंक एक्सेलेरेटर सिमुलेट गर्ने हो। प्रत्येक डाइरेक्टरीमा dl लाई ul सँग बदल्नुहोस् वा अपलिंक एक्सेलरेटर सिमुलेट गर्न file नाम।
- ModelSim 10.6d FPGA संस्करण सिम्युलेटर खोल्नुहोस्।
- डाइरेक्टरीलाई src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor मा परिवर्तन गर्नुहोस्
- msim_setup.tcl मा रहेको आफ्नो इंटेल क्वार्टस प्राइम डाइरेक्टरीमा QUARTUS_INSTALL_DIR परिवर्तन गर्नुहोस्। file, जुन \sim\mentor डाइरेक्टरीमा छ
- ट्रान्सक्रिप्ट विन्डोमा do load_sim.tcl आदेश प्रविष्ट गर्नुहोस्। यो आदेशले पुस्तकालय उत्पन्न गर्छ files र कम्पाइल र स्रोत अनुकरण गर्दछ filemsim_setup.tcl मा s file। परीक्षण भेक्टरहरू भित्र छन् filename_update.sv \sim डाइरेक्टरीमा।
द fileनाम अद्यावधिक File संरचना
- अनुरूप परीक्षण भेक्टर files sim\mentor\test_vectors मा छन्
- Log.txt ले प्रत्येक परीक्षण प्याकेटको नतिजा समावेश गर्दछ।
- डाउनलिंक एक्सेलेटरको लागि, encoder_pass_file.txt ले परीक्षण प्याकेट र इन्कोडरको प्रत्येक अनुक्रमणिकाको पास रिपोर्ट समावेश गर्दछ।file_error.txt ले परीक्षण प्याकेटहरूको प्रत्येक अनुक्रमणिकाको असफल रिपोर्ट समावेश गर्दछ।
- अपलिंक एक्सेलेटरको लागि, Error_file.txt ले परीक्षण प्याकेटहरूको प्रत्येक अनुक्रमणिकाको असफल रिपोर्ट समावेश गर्दछ।
4G Turbo-V Intel FPGA IP कार्यात्मक विवरण
4G Turbo-V Intel FPGA IP मा एक डाउनलिंक एक्सेलेटर र अपलिंक एक्सेलेटर समावेश छ।
- पृष्ठ 4 मा 9G Turbo-V आर्किटेक्चर
- पृष्ठ ११ मा 4G टर्बो-V सिग्नल र इन्टरफेसहरू
- पृष्ठ 4 मा 15G Turbo-V समय रेखाचित्र
- 4G Turbo-V लेटन्सी र थ्रुपुट पृष्ठ 18 मा
4G टर्बो-V वास्तुकला
4G Turbo-V Intel FPGA IP मा एक डाउनलिंक एक्सेलेटर र अपलिंक एक्सेलेटर समावेश छ।
4G डाउनलिंक एक्सेलेरेटर
4G टर्बो डाउनलिंक एक्सेलेरेटरमा कोड ब्लक CRC एट्याचमेन्ट ब्लक र टर्बो इन्कोडर (Intel Turbo FPGA IP) र रेट म्याचर हुन्छ। इनपुट डेटा 8-बिट चौडा छ र आउटपुट डेटा 24-बिट चौडा छ। दर मिलानकर्तामा तीनवटा सबब्लक इन्टरलीभरहरू, एक बिट चयनकर्ता, र एक बिट कलेक्टर हुन्छन्।
4G डाउनलिंक एक्सेलेटरले 8-बिट समानान्तर CRC गणना एल्गोरिथ्मको साथ कोड ब्लक CRC संलग्नता लागू गर्दछ। CRC संलग्न ब्लकको इनपुट 8-बिट चौडा छ। सामान्य मोडमा, CRC ब्लकमा इनपुटहरूको संख्या k-24 हो, जहाँ k आकार सूचकांकमा आधारित ब्लक साइज हो। 24 बिट को अतिरिक्त CRC अनुक्रम CRC संलग्न ब्लक मा डाटा को आगमन कोड ब्लक संग जोडिएको छ र त्यसपछि टर्बो एन्कोडर पास गर्दछ। CRC बाइपास मोडमा, इनपुटहरूको संख्या टर्बो एन्कोडर ब्लकमा पास गरिएको 8-बिट चौडाको k साइज हो।
टर्बो एन्कोडरले समानान्तर कन्कटेनेटेड कन्भोलुसनल कोड प्रयोग गर्दछ। एक कन्भोलुसनल एन्कोडरले जानकारी अनुक्रम इन्कोड गर्दछ र अर्को कन्भोलुसनल एन्कोडरले सूचना अनुक्रमको अन्तरलीभ संस्करण एन्कोड गर्दछ। टर्बो एन्कोडरमा दुई 8-राज्य घटक कन्भोलुसनल एन्कोडरहरू र एउटा टर्बो कोड आन्तरिक इन्टरलीभर छन्। टर्बो एन्कोडरको बारेमा थप जानकारीको लागि, टर्बो आईपी कोर प्रयोगकर्ता गाइड हेर्नुहोस्। दर मिलानकर्ताले यातायात ब्लकमा बिट्सको संख्यासँग IP ले त्यो आवंटनमा प्रसारण गर्ने बिट्सको संख्यासँग मेल खान्छ। दर मिलानकर्ताको इनपुट र आउटपुट 24 बिट हो। IP ले प्रत्येक कोड ब्लकको लागि टर्बो कोडित यातायात च्यानलहरूको लागि मिल्दो दर परिभाषित गर्दछ। दर मिलानकर्ता समावेश गर्दछ: सबब्लक इन्टरलीभर, बिट कलेक्टर र बिट चयनकर्ता। डाउनलिंक एक्सेलेरेटरले टर्बो कोडिङबाट प्रत्येक आउटपुट स्ट्रिमको लागि इन्टरलिभ गरिएको सबब्लक सेट अप गर्दछ। स्ट्रिमहरूमा सन्देश बिट स्ट्रिम, पहिलो समानता बिट स्ट्रिम र दोस्रो समानता बिट स्ट्रिम समावेश छ। सबब्लक इन्टरलिभको इनपुट र आउटपुट 1 बिट चौडा छ। बिट कलेक्टरले सबब्लक इन्टरलीभरबाट आउने स्ट्रिमहरूलाई संयोजन गर्दछ। यो ब्लकले भण्डार गर्ने बफरहरू समावेश गर्दछ:
- सन्देश र फिलर इन्टरलिभ गरिएको सबब्लकबाट बिट सक्षम गर्ने।
- सबब्लक इन्टरलिभ समानता बिट्स र तिनीहरूका सम्बन्धित फिलर बिटहरू।
बिट कलेक्टर
4G च्यानल अपलिंक एक्सेलेरेटर
4G टर्बो अपलिंक एक्सेलेरेटरमा सबब्लक डिइन्टरलीभर र टर्बो डिकोडर (Intel Turbo FPGA IP) समावेश हुन्छ।
deinterleaver मा तीनवटा ब्लकहरू हुन्छन् जसमा पहिलो दुई ब्लकहरू सममित हुन्छन् र तेस्रो ब्लक फरक हुन्छन्।
तयार संकेतको विलम्बता ० हो।
Deinterleaver
यदि तपाईंले सबब्लक डिइन्टरलीभरको लागि बाइपास मोड सक्रिय गर्नुभयो भने, IP ले डेटा पढ्छ किनकि यसले डेटालाई क्रमिक स्थानहरूमा मेमोरी ब्लकहरूमा लेख्छ। आईपीले डेटालाई कुनै पनि अन्तरविना बिना नै डेटा लेख्ने बेलामा पढ्छ। subblock deinterleaver मा इनपुट डेटा को संख्या बाइपास मोड मा K_π छ र आउटपुट डेटा लम्बाइ k आकार हो (k कोड ब्लक आकार cb_size_index मान मा आधारित छ)। subblock deinterleaver को आउटपुट डेटा को विलम्बता इनपुट ब्लक आकार K_π मा निर्भर गर्दछ। तपाईंले इनपुट डाटाको K_π कोड ब्लक साइज लेखेपछि मात्र IP ले डाटा पढ्छ। यसैले आउटपुटको विलम्बताले लेख्ने समय पनि समावेश गर्दछ। सबब्लक इन्टरलीभर आउटपुट डाटामा विलम्बता K_π+17 हो। टर्बो डिकोडरले s मा आधारित, सम्भावित प्रसारण गरिएको अनुक्रम गणना गर्दछampत्यो प्राप्त हुन्छ। विस्तृत व्याख्याको लागि, टर्बो कोर IP प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्। त्रुटि सुधार गर्ने कोडहरूको डिकोडिङ भनेको विभिन्न कन्भोलुसनल कोडहरूको सम्भावनाहरूको तुलना हो। टर्बो डिकोडरमा दुई एकल सफ्ट-इन सफ्ट-आउट (SISO) डिकोडरहरू हुन्छन्, जसले पुनरावृत्ति रूपमा काम गर्दछ। पहिलो (माथिल्लो डिकोडर) को आउटपुट टर्बो डिकोडिङ पुनरावृत्ति बनाउन दोस्रोमा फिड हुन्छ। Interleaver र deinterleaver ले यस प्रक्रियामा डेटा पुन: क्रमबद्ध गर्दछ।
सम्बन्धित जानकारी
टर्बो आईपी कोर प्रयोगकर्ता गाइड
4G टर्बो-V सिग्नल र इन्टरफेसहरू
डाउनलिंक एक्सेलेरेटर
डाउनलिंक एक्सेलेरेटर सिग्नलहरू
| संकेत नाम | दिशा | बिट चौडाइ | विवरण |
| clk | इनपुट | 1 | 300 MHz घडी इनपुट। सबै टर्बो-V आईपी इन्टरफेस संकेतहरू यस घडीमा सिंक्रोनस छन्। |
| reset_n | इनपुट | 1 | सम्पूर्ण IP को आन्तरिक तर्क रिसेट गर्दछ। |
| sink_valid | इनपुट | 1 | sink_data मा डाटा मान्य हुँदा दाबी गरियो। जब sink_valid दाबी गरिदैन, sink_valid पुन: जोडिएको नभएसम्म IP ले प्रशोधन रोक्छ। |
| सिंक_डेटा | इनपुट | 8 | सामान्यतया हस्तान्तरण भइरहेको जानकारीको थोक बोक्छ। |
| sink_sop | इनपुट | 1 | आगमन प्याकेटको सुरुवातलाई संकेत गर्दछ |
| sink_eop | इनपुट | 1 | आगमन प्याकेटको अन्त्यलाई संकेत गर्दछ |
| सिंक_रेडी | आउटपुट | 1 | IP ले डाटा स्वीकार गर्न सक्ने बेला संकेत गर्दछ |
| सिंक_त्रुटि | इनपुट | 2 | हालको चक्रमा स्थानान्तरण गरिएको डाटालाई असर गर्ने त्रुटिहरू संकेत गर्न दुई-बिट मास्क। |
| Crc_enable | इनपुट | 1 | CRC ब्लक सक्षम गर्दछ |
| Cb_size_index | इनपुट | 8 | इनपुट कोड ब्लक साइज K |
| sink_rm_out_size | इनपुट | 20 | मूल्य मिलानकर्ता आउटपुट ब्लक आकार, E सँग सम्बन्धित। |
| सिंक_कोड_ब्लकहरू | इनपुट | 15 | हालको कोड ब्लकको लागि नरम बफर आकार एनसीबी |
| sink_rv_idx | इनपुट | 2 | रिडन्डन्सी संस्करण अनुक्रमणिका (०,१,२ वा ३) |
| sink_rm_bypass | इनपुट | 1 | दर मिलानकर्तामा बाइपास मोड सक्षम गर्दछ |
| sink_filler_bits | इनपुट | 6 | आईपीले कोड ब्लक विभाजन गर्दा ट्रान्समिटरमा आईपी घुसाउने बिट्सको संख्या। |
| source_valid | आउटपुट | 1 | आउटपुटमा वैध डाटा हुँदा IP द्वारा दाबी गरिएको। |
| जारी… | |||
| संकेत नाम | दिशा | बिट चौडाइ | विवरण |
| स्रोत_डेटा | आउटपुट | 24 | हस्तान्तरण गरिएको जानकारीको ठूलो हिस्सा बोक्छ। यो जानकारी उपलब्ध छ जहाँ मान्य दाबी गरिएको छ। |
| source_sop | आउटपुट | 1 | प्याकेटको सुरुवातलाई संकेत गर्दछ। |
| स्रोत_eop | आउटपुट | 1 | प्याकेटको अन्त्यलाई संकेत गर्दछ। |
| स्रोत_तयार | इनपुट | 1 | डेटा रिसेप्शन मान्य छ जहाँ तयार संकेत जोडिएको छ। |
| स्रोत_त्रुटि | आउटपुट | 2 | स्रोत साइडमा Avalon-ST प्रोटोकल उल्लङ्घनहरू सङ्केत गर्दै Turbo Encoder बाट प्रचार गरिएको त्रुटि सङ्केत
• ००: कुनै त्रुटि छैन • ०१: प्याकेटको सुरुआत छैन • 10: प्याकेटको अन्त्य छैन • ११: प्याकेटको अप्रत्याशित अन्त्य अन्य प्रकारका त्रुटिहरूलाई पनि ११ को रूपमा चिन्ह लगाउन सकिन्छ। |
| Source_blk_size | आउटपुट | 13 | आउटपुट कोड ब्लक साइज K |
अपलिंक एक्सेलेरेटर इन्टरफेसहरू
अपलिंक एक्सेलेरेटर सिग्नलहरू
| संकेत | दिशा | बिट चौडाइ | विवरण |
| clk | इनपुट | 1 | 300 MHz घडी इनपुट। सबै टर्बो-V आईपी इन्टरफेस संकेतहरू यस घडीमा सिंक्रोनस छन्। |
| reset_n | इनपुट | 1 | इनपुट घडी संकेत रिसेट |
| sink_valid | इनपुट | 1 | Avalon स्ट्रिमिङ इनपुट मान्य छ |
| सिंक_डेटा | इनपुट | 24 | Avalon स्ट्रिमिङ इनपुट डेटा |
| sink_sop | इनपुट | 1 | Avalon स्ट्रिमिङ इनपुट प्याकेटको सुरुवात |
| sink_eop | इनपुट | 1 | Avalon स्ट्रिमिङ इनपुट प्याकेटको अन्त्य |
| जारी… | |||
| संकेत | दिशा | बिट चौडाइ | विवरण |
| सिंक_रेडी | इनपुट | 1 | Avalon स्ट्रिमिङ इनपुट तयार छ |
| conf_valid | इनपुट | 1 | इनपुट कन्फिगरेसन कन्ड्युट मान्य छ |
| cb_size_index | इनपुट | 8 | ब्लक साइज पुनरावृत्ति सूचकांक |
| अधिकतम_पुनरावृत्ति | इनपुट | 5 | अधिकतम पुनरावृत्ति |
| rm_bypass | इनपुट | 1 | बाइपास मोड सक्षम गर्दछ |
| sel_CRC24A | इनपुट | 1 | CRC को प्रकार निर्दिष्ट गर्दछ जुन तपाइँलाई हालको डाटा ब्लकको लागि आवश्यक छ:
• ०: CRC0A • १: CRC1B |
| conf_ready | इनपुट | 1 | इनपुट कन्फिगरेसन कन्ड्युट तयार छ |
| source_valid | आउटपुट | 1 | Avalon स्ट्रिमिङ आउटपुट मान्य |
| स्रोत_डेटा | आउटपुट | 16 | Avalon स्ट्रिमिङ आउटपुट डाटा |
| source_sop | आउटपुट | 1 | प्याकेटको Avalon स्ट्रिमिङ आउटपुट सुरु |
| स्रोत_eop | आउटपुट | 1 | Avalon स्ट्रिमिङ आउटपुट प्याकेटको अन्त्य |
| स्रोत_त्रुटि | आउटपुट | 2 | स्रोत पक्षमा Avalon स्ट्रिमिङ प्रोटोकल उल्लङ्घनहरू सङ्केत गर्ने त्रुटि सङ्केत:
• ००: कुनै त्रुटि छैन • ०१: प्याकेटको सुरुआत छैन • 10: प्याकेटको अन्त्य छैन • ११: प्याकेटको अप्रत्याशित अन्त्य अन्य प्रकारका त्रुटिहरूलाई पनि ११ को रूपमा चिन्ह लगाउन सकिन्छ। |
| स्रोत_तयार | आउटपुट | 1 | Avalon स्ट्रिमिङ आउटपुट तयार छ |
| CRC_type | आउटपुट | 1 | हालको डाटा ब्लकको लागि प्रयोग गरिएको CRC को प्रकारलाई संकेत गर्दछ:
• ०: CRC0A • १: CRC1B |
| source_blk_size | आउटपुट | 13 | बाहिर जाने ब्लक आकार निर्दिष्ट गर्दछ |
| CRC_pass | आउटपुट | 1 | CRC सफल भयो कि भएन भनेर देखाउँछ:
• ०: असफल • १: पास |
| source_iter | आउटपुट | 5 | टर्बो डिकोडरले हालको डेटा ब्लकलाई प्रशोधन गर्न बन्द गर्ने आधा पुनरावृत्तिहरूको संख्या देखाउँछ। |
DSP Intel FPGA IP मा Avalon स्ट्रिमिङ इन्टरफेसहरू
Avalon स्ट्रिमिङ इन्टरफेसहरूले स्रोत इन्टरफेसबाट सिङ्क इन्टरफेसमा डाटा स्थानान्तरणको लागि मानक, लचिलो, र मोड्युलर प्रोटोकल परिभाषित गर्दछ। इनपुट इन्टरफेस Avalon स्ट्रिमिङ सिंक हो र आउटपुट इन्टरफेस Avalon स्ट्रिमिङ स्रोत हो। Avalon स्ट्रिमिङ इन्टरफेसले धेरै च्यानलहरूमा अन्तर्क्रिया गरिएका प्याकेटहरू सहित प्याकेट स्थानान्तरणहरूलाई समर्थन गर्दछ। Avalon स्ट्रिमिङ इन्टरफेस संकेतहरूले च्यानल वा प्याकेट सीमाहरूको ज्ञान बिना डेटाको एकल स्ट्रिम समर्थन गर्ने परम्परागत स्ट्रिमिङ इन्टरफेसहरू वर्णन गर्न सक्छ। त्यस्ता इन्टरफेसहरूमा सामान्यतया डाटा, तयार, र मान्य संकेतहरू हुन्छन्। Avalon स्ट्रिमिङ इन्टरफेसहरूले धेरै च्यानलहरूमा अन्तर्निहित प्याकेटहरूसँग फट र प्याकेट स्थानान्तरणका लागि थप जटिल प्रोटोकलहरूलाई समर्थन गर्न सक्छ। Avalon स्ट्रिमिङ इन्टरफेसले अन्तर्निहित रूपमा मल्टिच्यानल डिजाइनहरू सिङ्क्रोनाइज गर्दछ, जसले तपाईंलाई जटिल नियन्त्रण तर्क लागू नगरी कुशल, समय-मल्टीप्लेक्स कार्यान्वयनहरू प्राप्त गर्न अनुमति दिन्छ। Avalon स्ट्रिमिङ इन्टरफेसहरूले ब्याकप्रेसरलाई समर्थन गर्दछ, जुन एक प्रवाह नियन्त्रण संयन्त्र हो जहाँ सिङ्कले डेटा पठाउन रोक्नको लागि स्रोतलाई संकेत गर्न सक्छ। सिंकले सामान्यतया ब्याकप्रेसर प्रयोग गर्दछ डाटाको प्रवाह रोक्नको लागि जब यसको FIFO बफरहरू भरिन्छन् वा जब यसको आउटपुटमा भीड हुन्छ।
सम्बन्धित जानकारी
Avalon इन्टरफेस निर्दिष्टीकरण
4G टर्बो-V समय रेखाचित्र
Codeblock 40 सँग तर्क लेख्नको लागि समय रेखाचित्र
आईपी:
- स्तम्भ 20 देखि 0 मा शून्य 19 बिटहरू राख्छ र स्तम्भ 20 बाट डाटा बिटहरू लेख्छ।
- 44 घडी चक्रहरूमा मेमोरीमा सबै 6 बिटहरू लेख्छ।
- स्तम्भ 28 देखि 31 मा ट्रेलिस समाप्ति बिट्स लेख्छ।
- वृद्धिहरू प्रत्येक पङ्क्तिको लागि ठेगाना लेख्छन्।
- एक पटकमा 8 व्यक्तिगत RAM को लागि लेखन सक्षम संकेत उत्पन्न गर्दछ।
IP ले फिलर बिटहरू RAM मा लेख्दैन। यसको सट्टा, IP ले RAM मा फिल्टर बिट्सका लागि प्लेस होल्डर छोड्छ र पढ्ने प्रक्रियामा आउटपुटमा NULL बिट्स घुसाउँछ। पहिलो लेखन स्तम्भ २० बाट सुरु हुन्छ।
Codeblock 40 सँग तर्क पढ्नको लागि समय रेखाचित्र
प्रत्येक पढाइको लागि, तपाईंले एक घडी चक्रमा 8 बिटहरू देख्नुहुन्छ तर केवल दुई बिटहरू मान्य छन्। आईपीले यी दुई बिटहरूलाई शिफ्ट दर्तामा लेख्छ। जब IP ले 8 बिटहरू बनाउँछ यसले तिनीहरूलाई आउटपुट इन्टरफेसमा पठाउँछ।
Codeblock 6144 सँग तर्क लेख्नको लागि समय रेखाचित्र
फिलर बिटहरू स्तम्भ 0 देखि 27 सम्मका छन् र डाटा बिटहरू स्तम्भ 28 बाट छन्। IP:
- 6,148 घडी चक्रहरूमा मेमोरीमा सबै 769 बिटहरू लेख्छ।
- स्तम्भ 28 देखि 31 मा ट्रेलिस समाप्ति बिट्स लेख्छ।
- वृद्धिहरू प्रत्येक पङ्क्तिको लागि ठेगाना लेख्छन्।
- एक पटकमा 8 व्यक्तिगत RAM को लागि उत्पन्न लेखन सक्षम संकेत उत्पन्न गर्दछ।
IP ले फिलर बिटहरू RAM मा लेख्दैन। यसको सट्टा IP ले RAM मा फिल्टर बिटहरूका लागि प्लेस होल्डर छोड्छ र पढ्ने प्रक्रियाको क्रममा आउटपुटमा NULL बिट्स घुसाउँछ। पहिलो लेखन स्तम्भ २८ बाट सुरु हुन्छ।
Codeblock 6144 सँग तर्क पढ्नको लागि समय रेखाचित्र
पढ्ने पक्षमा, प्रत्येक पढाइले 8 बिट दिन्छ। 193 औं पङ्क्ति पढ्दा, IP ले 8 बिट पढ्छ, तर केवल एक बिट मान्य छ। आईपीले शिफ्ट रेजिस्टरहरूसँग आठ बिटहरू बनाउँछ र तिनीहरूलाई अर्को स्तम्भबाट पढेर पठाउँछ।
इनपुट समय रेखाचित्र
आउटपुट समय रेखाचित्र
4G Turbo-V लेटन्सी र थ्रुपुट
विलम्बता इनपुट पहिलो प्याकेट SOP देखि आउटपुट पहिलो प्याकेट SOP बीच मापन गरिन्छ। प्रशोधन समय इनपुट पहिलो प्याकेट SOP देखि अन्तिम प्याकेट EOP को बीच मापन गरिन्छ।
डाउनलिंक प्रवेगक
थ्रुपुट त्यो दर हो जसमा आईपीले डाउनलिंक एक्सेलेरेटरमा इनपुट पम्प गर्न सक्छ जब यो तयार हुन्छ।
डाउनलिंक एक्सेलेटर विलम्बता, प्रशोधन समय, र थ्रुपुट
6,144 को अधिकतम K साइज र 11,522 को E साइज संग। 13 कोड ब्लकहरूको लागि प्रशोधन समय मापन। घडीको गति 300 मेगाहर्ट्ज छ।
| K | E | विलम्बता | प्रशोधन समय | इनपुट थ्रुपुट | ||
| (चक्र) | (हामी) | (चक्र) | (हामी) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
विलम्बता र प्रशोधन समय गणना
- चित्रले विलम्बता, प्रशोधन समय, र थ्रुपुट गणना गर्ने प्रक्रिया देखाउँछ।
K आकार बनाम विलम्बता
K आकार बनाम विलम्बता
- k = 40 देखि 1408 सम्म
अपलिंक एक्सेलेटर विलम्बता र प्रशोधन समय
- अधिकतम पुनरावृत्ति संख्या संग = 6. घडीको गति 300 मेगाहर्ट्ज छ।
K E विलम्बता प्रशोधन समय (चक्र) (हामी) (चक्र) (हामी) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
अपलिंक एक्सेलेटर विलम्बता र प्रशोधन समय
- अधिकतम पुनरावृत्ति संख्या = 8 संग
| K | E | विलम्बता | प्रशोधन समय | ||
| (चक्र) | (हामी) | (चक्र) | (हामी) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| जारी… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K साइज बनाम विलम्बता
- max_iter = 6 को लागि
चित्र 19. K साइज बनाम प्रशोधन समय
- max_iter = 6 को लागि
K साइज बनाम विलम्बता
- max_iter = 8 को लागि
K साइज बनाम प्रशोधन समय
- max_iter = 8 को लागि
4G Turbo-V Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास
| मिति | आईपी संस्करण | इंटेल क्वार्टस प्राइम सफ्टवेयर संस्करण | परिवर्तनहरू |
| 2020.11.18 | 1.0.0 | 20.1 | मा तालिका हटाइयो 4G टर्बो-V प्रदर्शन र स्रोत उपयोग |
| 2020.06.02 | 1.0.0 | 20.1 | प्रारम्भिक रिलीज। |
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
कागजातहरू / स्रोतहरू
 |
intel 4G Turbo-V FPGA IP [pdf] प्रयोगकर्ता गाइड 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
