Intel® FPGA P-Tile Avalon ®
PCI एक्सप्रेस को लागि स्ट्रिमिङ आईपी*
डिजाइन पूर्वampले प्रयोगकर्ता गाइड
Intel® का लागि अद्यावधिक गरिएको
Quartus® प्राइम डिजाइन सुइट: 21.3
IP संस्करण: 6.0.0
प्रयोगकर्ता गाइड

डिजाइन पूर्वampले विवरण

१.१। प्रोग्राम्ड इनपुट/आउटपुट (PIO) डिजाइनको लागि कार्यात्मक विवरण पूर्वample

PIO डिजाइन पूर्वample ले होस्ट प्रोसेसरबाट लक्षित उपकरणमा मेमोरी स्थानान्तरण गर्दछ। यस मा पूर्वampले, होस्ट प्रोसेसरले एकल-शब्द MemRd र emWr अनुरोध गर्दछ
TLPs।
PIO डिजाइन पूर्वampले स्वचालित रूपमा सिर्जना गर्दछ fileइंटेल प्राइम सफ्टवेयरमा सिमुलेट र कम्पाइल गर्न आवश्यक छ। डिजाइन पूर्वampले प्यारामिटरहरूको विस्तृत दायरा कभर गर्दछ। यद्यपि, यसले PCIe को लागि P-Tile Hard IP को सबै सम्भावित प्यारामिटराइजेसनहरू कभर गर्दैन।
यो डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:

• तपाईंले निर्दिष्ट गर्नुभएका प्यारामिटरहरूसहित उत्पन्न गरिएको P-Tile Avalon Streaming Hard IP Endpoint variant (DUT)। यो कम्पोनेन्टले PIO अनुप्रयोगमा प्राप्त TLP डाटा ड्राइभ गर्दछ
• PIO एप्लिकेसन (APPS) कम्पोनेन्ट, जसले PCI Express TLPs र साधारण Avalon-MM को बीचमा आवश्यक अनुवाद कार्य गर्दछ र onchip मेमोरीमा लेख्छ र पढ्छ।
• अन-चिप मेमोरी (MEM) कम्पोनेन्ट। 1 × 16 डिजाइनको लागि पूर्वampले, अन-चिप मेमोरीमा एक 16 KB मेमोरी ब्लक हुन्छ। 2 × 8 डिजाइनको लागि पूर्वampले, अन-चिप मेमोरीमा दुई 16 KB मेमोरी ब्लकहरू हुन्छन्।
• रिसेट आईपी रिसेट गर्नुहोस्: यो आईपीले कन्ट्रोल सर्किटलाई रिसेटमा राख्छ जबसम्म यन्त्र पूर्ण रूपमा प्रयोगकर्ता मोडमा प्रवेश गर्दैन। FPGA ले यन्त्र प्रयोगकर्ता मोडमा छ भनी सङ्केत गर्न INIT_DONE आउटपुटलाई जोड दिन्छ। रिसेट रिलिज IP ले nINIT_DONE आउटपुट सिर्जना गर्न आन्तरिक INIT_DONE संकेतको उल्टो संस्करण उत्पन्न गर्दछ जुन तपाईंले आफ्नो डिजाइनको लागि प्रयोग गर्न सक्नुहुन्छ। सम्पूर्ण यन्त्र प्रयोगकर्ता मोडमा प्रवेश नगरेसम्म nINIT_DONE संकेत उच्च हुन्छ। nINIT_DONE दावी गरेपछि (कम), सबै तर्क प्रयोगकर्ता मोडमा हुन्छ र सामान्य रूपमा सञ्चालन हुन्छ। तपाइँ निम्न मध्ये कुनै एक तरिकामा nINIT_DONE संकेत प्रयोग गर्न सक्नुहुन्छ:
  • बाह्य वा आन्तरिक रिसेट गेट गर्न।
  • ट्रान्सीभर र I/O PLL मा रिसेट इनपुट गेट गर्न।
  • इम्बेडेड मेमोरी ब्लकहरू, स्टेट मेसिन, र सिफ्ट दर्ताहरू जस्ता डिजाइन ब्लकहरू गेट गर्न राइट सक्षम गर्नुहोस्।
  • सिंक्रोनस रूपमा ड्राइभ गर्नको लागि तपाईंको डिजाइनमा इनपुट पोर्टहरू रिसेट गर्नुहोस्।

सिमुलेशन टेस्टबेन्चले PIO डिजाइन पूर्वलाई इन्स्ट्यान्टियट गर्छample र एक रूट पोर्ट BFM लक्ष्य अन्त्य बिन्दुसँग इन्टरफेस गर्न।
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001:2015 दर्ता गरिएको
चित्र १। प्लेटफर्म डिजाइनर PIO 1×16 डिजाइन पूर्वको लागि ब्लक रेखाचित्रampले सिमुलेशन टेस्टबेन्च

चित्र १। प्लेटफर्म डिजाइनर PIO 2×8 डिजाइन पूर्वको लागि ब्लक रेखाचित्रampले सिमुलेशन टेस्टबेन्च

परीक्षण कार्यक्रमले अन-चिप मेमोरीमा एउटै स्थानबाट डाटा लेख्छ र पढ्छ। यसले अपेक्षित नतिजासँग पढ्ने डाटालाई तुलना गर्छ। परीक्षण रिपोर्ट, "सफल समापनको कारण सिमुलेशन रोकियो" यदि कुनै त्रुटिहरू भएन। पी-टाइल Avalon
स्ट्रिमिङ डिजाइन पूर्वampले निम्न कन्फिगरेसनहरूलाई समर्थन गर्दछ:

• Gen4 x16 Endpoint
• Gen3 x16 Endpoint
• Gen4 x8x8 Endpoint
• Gen3 x8x8 Endpoint

नोट: PCIe x8x8 PIO डिजाइन पूर्वको लागि सिमुलेशन टेस्टबेन्चample एकल PCIe x8 लिङ्कको लागि कन्फिगर गरिएको छ यद्यपि वास्तविक डिजाइनले दुई PCIe x8 लिङ्कहरू लागू गर्दछ।
नोट: यो डिजाइन पूर्वample ले PCI एक्सप्रेसको लागि P-tile Avalon Streaming IP को प्यारामिटर सम्पादकमा पूर्वनिर्धारित सेटिङहरूलाई मात्र समर्थन गर्छ।
चित्र १। P-Tile Avalon Streaming PCI Express 1×16 PIO Design Ex का लागि प्लेटफर्म डिजाइनर प्रणाली सामग्रीample
प्लेटफर्म डिजाइनरले Gen4 x16 भेरियन्टहरू सम्मको लागि यो डिजाइन उत्पन्न गर्दछ।

चित्र १। P-Tile Avalon Streaming PCI Express 2×8 PIO Design Ex का लागि प्लेटफर्म डिजाइनर प्रणाली सामग्रीample
प्लेटफर्म डिजाइनरले Gen4 x8x8 भेरियन्टहरू सम्मको लागि यो डिजाइन उत्पन्न गर्दछ।

१.२। एकल रूट I/O भर्चुअलाइजेशन (SR-IOV) डिजाइनको लागि कार्यात्मक विवरणample
SR-IOV डिजाइन पूर्वample ले होस्ट प्रोसेसरबाट लक्षित उपकरणमा मेमोरी स्थानान्तरण गर्दछ। यसले प्रति PF दुई PF र 32 VF हरू समर्थन गर्दछ।
SR-IOV डिजाइन पूर्वampले स्वचालित रूपमा सिर्जना गर्दछ fileइंटेल क्वार्टस प्राइम सफ्टवेयरमा सिमुलेट र कम्पाइल गर्न आवश्यक छ। तपाईं कम्पाइल गरिएको डिजाइन डाउनलोड गर्न सक्नुहुन्छ
एक Intel Stratix® 10 DX विकास किट वा Intel Agilex™ विकास किट।
यो डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:

• तपाईंले निर्दिष्ट गर्नुभएका प्यारामिटरहरूसहित उत्पन्न गरिएको P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT)। यो कम्पोनेन्टले प्राप्त TLP डाटालाई SR-IOV अनुप्रयोगमा ड्राइभ गर्छ।
• SR-IOV एप्लिकेसन (APPS) कम्पोनेन्ट, जसले PCI एक्सप्रेस TLPs र साधारण Avalon-ST ले अन-चिप मेमोरीमा लेख्छ र पढ्छ बीचमा आवश्यक अनुवाद गर्दछ। SR-IOV APPS कम्पोनेन्टको लागि, मेमोरी पढ्ने TLP ले डेटाको साथ एक पूर्णता उत्पन्न गर्नेछ।
  • SR-IOV डिजाइनको लागि पूर्वample दुई PFs र 32 VFs प्रति PF, त्यहाँ 66 मेमोरी स्थानहरू छन् जुन डिजाइन पूर्वampले पहुँच गर्न सक्छ। दुई PFs ले दुई मेमोरी स्थानहरूमा पहुँच गर्न सक्छ, जबकि 64 VFs (2 x 32) ले 64 मेमोरी स्थानहरू पहुँच गर्न सक्छ।
• रिसेट रिलिज आईपी।
  सिमुलेशन टेस्टबेन्चले SR-IOV डिजाइन पूर्वलाई इन्स्ट्यान्टियट गर्छample र एक रूट पोर्ट BFM लक्ष्य अन्त्य बिन्दुसँग इन्टरफेस गर्न।

चित्र १। प्लेटफर्म डिजाइनर SR-IOV 1×16 डिजाइन पूर्वको लागि ब्लक रेखाचित्रampले सिमुलेशन टेस्टबेन्च

चित्र १। प्लेटफर्म डिजाइनर SR-IOV 2×8 डिजाइन पूर्वको लागि ब्लक रेखाचित्रampले सिमुलेशन टेस्टबेन्च

परीक्षण कार्यक्रमले 2 PF र 32 VFs प्रति PF मा अन-चिप मेमोरीमा उही स्थानबाट डेटा लेख्छ र पढ्छ। यसले अपेक्षित डेटा पढ्ने तुलना गर्दछ
परिणाम। परीक्षण रिपोर्ट, "सफल समापनको कारण सिमुलेशन रोकियो" यदि कुनै त्रुटिहरू भएन।
SR-IOV डिजाइन पूर्वampले निम्न कन्फिगरेसनहरूलाई समर्थन गर्दछ:

• Gen4 x16 Endpoint
• Gen3 x16 Endpoint
• Gen4 x8x8 Endpoint
• Gen3 x8x8 Endpoint

चित्र १। PCI एक्सप्रेस 1×16 डिजाइन Ex को लागि SR-IOV सँग P-Tile Avalon-ST को लागि प्लेटफर्म डिजाइनर प्रणाली सामग्रीample

चित्र १। PCI एक्सप्रेस 2×8 डिजाइन Ex को लागि SR-IOV सँग P-Tile Avalon-ST को लागि प्लेटफर्म डिजाइनर प्रणाली सामग्रीample

द्रुत सुरुवात गाइड

इंटेल क्वार्टस प्राइम सफ्टवेयर प्रयोग गरेर, तपाइँ प्रोग्राम गरिएको I/O (PIO) डिजाइन पूर्व उत्पन्न गर्न सक्नुहुन्छ।ampPCI एक्सप्रेस* IP कोरको लागि Intel FPGA P-Tile Avalon-ST हार्ड IP को लागि le। उत्पन्न डिजाइन पूर्वample ले तपाईंले निर्दिष्ट गर्नुभएको प्यारामिटरहरू प्रतिबिम्बित गर्दछ। PIO पूर्वampले होस्ट प्रोसेसरबाट लक्षित उपकरणमा डाटा स्थानान्तरण गर्दछ। यो कम ब्यान्डविथ अनुप्रयोगहरूको लागि उपयुक्त छ। यो डिजाइन पूर्वampले स्वचालित रूपमा सिर्जना गर्दछ fileइंटेल क्वार्टस प्राइम सफ्टवेयरमा सिमुलेट र कम्पाइल गर्न आवश्यक छ। तपाईंले आफ्नो FPGA विकास बोर्डमा कम्पाइल गरिएको डिजाइन डाउनलोड गर्न सक्नुहुन्छ। अनुकूलन हार्डवेयरमा डाउनलोड गर्न, इन्टेल क्वार्टस प्राइम सेटिङहरू अपडेट गर्नुहोस् File (.qsf) सही पिन असाइनमेन्टको साथ। चित्र १। डिजाइनको लागि विकास चरणहरू पूर्वample

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001:2015 दर्ता गरिएको
२.१। निर्देशिका संरचना
चित्र 10. उत्पन्न डिजाइन पूर्व को लागी निर्देशिका संरचनाample

२.२। डिजाइन पूर्वample
चित्र 11. प्रक्रिया

1. Intel Quartus प्राइम प्रो एडिसन सफ्टवेयरमा, एउटा नयाँ परियोजना सिर्जना गर्नुहोस् (File ➤ नयाँ परियोजना विजार्ड)।
2. डाइरेक्टरी, नाम, र शीर्ष-स्तर इकाई निर्दिष्ट गर्नुहोस्।
3. परियोजना प्रकारको लागि, पूर्वनिर्धारित मान, खाली परियोजना स्वीकार गर्नुहोस्। अर्को क्लिक गर्नुहोस्।
4. Add को लागी Fileअर्को क्लिक गर्नुहोस्।
5. परिवार अन्तर्गत परिवार, उपकरण र बोर्ड सेटिङहरूको लागि, Intel Agilex वा Intel Stratix 10 चयन गर्नुहोस्।
6. यदि तपाईंले अन्तिम चरणमा Intel Stratix 10 चयन गर्नुभयो भने, यन्त्र पुल-डाउन मेनुमा Stratix 10 DX चयन गर्नुहोस्।
7. आफ्नो डिजाइनको लागि लक्ष्य उपकरण चयन गर्नुहोस्।
8. समाप्त क्लिक गर्नुहोस्।
9. IP क्याटलगमा PCI एक्सप्रेसको लागि Intel P-Tile Avalon-ST हार्ड IP पत्ता लगाउनुहोस् र थप्नुहोस्।
10. नयाँ आईपी भेरियन्ट संवाद बक्समा, तपाईंको आईपीको लागि नाम निर्दिष्ट गर्नुहोस्। सिर्जना गर्नुहोस् क्लिक गर्नुहोस्।
11. शीर्ष-स्तर सेटिङ्हरू र PCIe* सेटिङहरू ट्याबहरूमा, तपाईंको IP भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्। यदि तपाइँ SR-IOV डिजाइन प्रयोग गर्दै हुनुहुन्छ भने पूर्वample, SR-IOV सक्षम गर्न निम्न चरणहरू गर्नुहोस्:
    a PCIe* PCIe* PCI एक्सप्रेस / PCI क्षमताहरू ट्याब अन्तर्गत PCIe* यन्त्र ट्याबमा, बहु भौतिक कार्यहरू सक्षम गर्नुहोस् बाकस जाँच गर्नुहोस्।
    b PCIe* Multifunction र SR-IOV प्रणाली सेटिङ्स ट्याबमा, SR-IOV समर्थन सक्षम पार्नुहोस् र PFs र VFs को संख्या निर्दिष्ट गर्नुहोस्। x8 कन्फिगरेसनहरूको लागि, धेरै भौतिक प्रकार्यहरू सक्षम पार्नुहोस् र PCIe0 र PCIe1 ट्याबहरू दुवैका लागि SR-IOV समर्थन सक्षम गर्नुहोस्।
    ग PCIe* PCI एक्सप्रेस / PCI क्षमता ट्याब अन्तर्गत PCIe* MSI-X ट्याबमा, आवश्यकता अनुसार MSI-X सुविधा सक्षम गर्नुहोस्।
    d PCIe* आधार ठेगाना दर्ता ट्याबमा, PF र VF दुवैका लागि BAR0 सक्षम गर्नुहोस्।
    e अन्य प्यारामिटर सेटिङहरू यस डिजाइन पूर्वका लागि समर्थित छैनन्ample।
12. पूर्व माampले डिजाइन ट्याबमा, निम्न चयनहरू गर्नुहोस्:
    a पूर्वका लागिampले डिजाइन Files, सिमुलेशन र सिन्थेसिस विकल्पहरू खोल्नुहोस्।
    यदि तपाईंलाई यी सिमुलेशन वा संश्लेषण आवश्यक छैन files, संगत विकल्प(हरू) लाई बन्द राख्दा भूतपूर्व कम हुन्छampले डिजाइन जेनेरेशन समय।
    b उत्पन्न HDL ढाँचाको लागि, हालको रिलीजमा केवल Verilog उपलब्ध छ।
    ग लक्ष्य विकास किटको लागि, कि त Intel Stratix 10 DX P-Tile ES1 FPGA विकास किट, Intel Stratix 10 DX P-Tile उत्पादन FPGA विकास किट वा Intel Agilex F-Series P-Tile ES0 FPGA विकास किट चयन गर्नुहोस्।
    13. पूर्व उत्पन्न गर्नुहोस् चयन गर्नुहोस्ampले डिजाइन पूर्व डिजाइन सिर्जना गर्नample कि तपाइँ सिमुलेट गर्न सक्नुहुन्छ र हार्डवेयरमा डाउनलोड गर्न सक्नुहुन्छ। यदि तपाईंले P-Tile विकास बोर्डहरू मध्ये एउटा चयन गर्नुभयो भने, यन्त्रहरू फरक भएमा उक्त बोर्डमा रहेको यन्त्रले Intel Quartus Prime परियोजनामा ​​पहिले चयन गरिएको यन्त्रलाई अधिलेखन गर्छ। जब प्रम्प्टले तपाइँलाई तपाइँको पूर्व को लागी निर्देशिका निर्दिष्ट गर्न सोध्छampले डिजाइन, तपाइँ पूर्वनिर्धारित डाइरेक्टरी स्वीकार गर्न सक्नुहुन्छ, ./intel_pcie_ptile_ast_0_example_design, वा अर्को डाइरेक्टरी छान्नुहोस्।
    चित्र १। Exampले डिजाइन ट्याब
    
13. समाप्त क्लिक गर्नुहोस्। तपाईंले आफ्नो .ip बचत गर्न सक्नुहुन्छ file जब प्रोम्प्ट गरिन्छ, तर यो पूर्व प्रयोग गर्न सक्षम हुनु आवश्यक छैनampले डिजाइन।
14. पूर्व खोल्नुहोस्ampले डिजाइन परियोजना।
15. पूर्व कम्पाइल गर्नुहोस्ampले डिजाइन परियोजना .sof उत्पन्न गर्न file पूर्ण पूर्व को लागीampले डिजाइन। यो file हार्डवेयर प्रमाणीकरण गर्नको लागि तपाईले बोर्डमा डाउनलोड गर्नुहुन्छ।
16. आफ्नो पूर्व बन्द गर्नुहोस्ampले डिजाइन परियोजना।
    नोट गर्नुहोस् कि तपाईंले Intel Quartus प्राइम प्रोजेक्टमा PCIe पिन आवंटनहरू परिवर्तन गर्न सक्नुहुन्न। जे होस्, PCB राउटिङ सहज बनाउन, तपाईं advan लिन सक्नुहुन्छtagयो IP द्वारा समर्थित लेन रिभर्सल र ध्रुवता उल्टो सुविधाहरूको e।

२.३ डिजाइनको अनुकरण गर्दै पूर्वample
सिमुलेशन सेटअपले PCIe (DUT) को लागि P-tile Avalon Streaming IP को अभ्यास गर्नको लागि रूट पोर्ट बस फंक्शनल मोडेल (BFM) को प्रयोग समावेश गर्दछ।
फिगर।
चित्र १। PIO डिजाइन पूर्वampले सिमुलेशन टेस्टबेन्च

Testbench र यसमा भएका मोड्युलहरू बारे थप विवरणहरूको लागि, पृष्ठ 15 मा Testbench हेर्नुहोस्।
निम्न प्रवाह रेखाचित्रले डिजाइन पूर्व अनुकरण गर्न चरणहरू देखाउँछampLe:
चित्र १। प्रक्रिया

1.  testbench सिमुलेशन डाइरेक्टरीमा परिवर्तन गर्नुहोस्, / pcie_ed_tb/pcie_ed_tb/sim/ /सिम्युलेटर।
2. आफ्नो रोजाइको सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। तलको तालिकालाई सन्दर्भ गर्नुहोस्।
3. परिणामहरू विश्लेषण गर्नुहोस्।

नोट: P-Tile समानान्तर PIPE सिमुलेशन समर्थन गर्दैन।
तालिका १। सिमुलेशन चलाउनका लागि चरणहरू

सिमुलेटर	कार्य निर्देशिका	निर्देशनहरू
ModelSim*SE, Siemens* EDA QuestaSim*- Intel FPGA संस्करण	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. vsim बोलाउनुहोस् (vsim टाइप गरेर, जसले कन्सोल सञ्झ्याल ल्याउँछ जहाँ तपाइँ निम्न आदेशहरू चलाउन सक्नुहुन्छ)। 2. msim_setup.tcl गर्नुहोस् नोट: वैकल्पिक रूपमा, चरण 1 र 2 गर्नुको सट्टा, तपाइँ टाइप गर्न सक्नुहुन्छ: vsim -c -do msim_setup.tcl। 3. ld_debug 4. सबै चलाउनुहोस् 5. सफल सिमुलेशन निम्न सन्देशको साथ समाप्त हुन्छ, "सफल समापनको कारण सिमुलेशन रोकियो!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. टाइप गर्नुहोस् sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
जारी…

सिमुलेटर	कार्य निर्देशिका	निर्देशनहरू
		नोट: माथिको आदेश एकल-लाइन आदेश हो। 2. सफल सिमुलेशन निम्न सन्देशको साथ समाप्त हुन्छ, "सफल समापनको कारण सिमुलेशन रोकियो!" नोट: अन्तरक्रियात्मक मोडमा सिमुलेशन चलाउन, निम्न चरणहरू प्रयोग गर्नुहोस्: (यदि तपाईंले पहिले नै गैर-अन्तर्क्रियात्मक मोडमा simv कार्यान्वयनयोग्य उत्पन्न गर्नुभयो भने, simv र simv.diadir मेटाउनुहोस्) 1. vcs_setup.sh खोल्नुहोस् file र VCS आदेशमा डिबग विकल्प थप्नुहोस्: vcs -debug_access+r 2. डिजाइन पूर्व कम्पाइल गर्नुहोस्ample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 ३. अन्तरक्रियात्मक मोडमा सिमुलेशन सुरु गर्नुहोस्: simv -gui र

यो testbench एक Gen4 x16 संस्करण सम्म सिमुलेट गर्दछ।
सिमुलेशन रिपोर्ट गर्छ, "सफल समापनको कारण सिमुलेशन रोकियो" यदि कुनै त्रुटिहरू देखा पर्दैन।
२.३.१। टेस्टबेन्च
टेस्टबेन्चले कन्फिगरेसन र मेमोरी लेनदेनहरू प्रारम्भ गर्न परीक्षण चालक मोड्युल, altpcietb_bfm_rp_gen4_x16.sv प्रयोग गर्दछ। स्टार्टअपमा, परीक्षण ड्राइभर मोड्युलले रूट पोर्ट र एन्डपोइन्ट कन्फिगरेसन स्पेस रेजिस्टरहरूबाट जानकारी प्रदर्शन गर्दछ, ताकि तपाइँ प्यारामिटर सम्पादक प्रयोग गरी निर्दिष्ट गर्नुभएको प्यारामिटरहरूसँग सम्बन्धित हुन सक्नुहुन्छ।
पूर्वample डिजाइन र testbench गतिशील रूपमा तपाईंले PCIe को लागि P-Tile IP को लागि छनौट गर्नुभएको कन्फिगरेसनको आधारमा उत्पन्न हुन्छ। testbench मापदण्डहरू प्रयोग गर्दछ जुन तपाईंले Intel Quartus Prime मा प्यारामिटर सम्पादकमा निर्दिष्ट गर्नुभएको छ। यो testbench सिरियल PCI एक्सप्रेस इन्टरफेस प्रयोग गरेर ×16 PCI एक्सप्रेस लिङ्क सम्म सिमुलेट गर्दछ। टेस्टबेन्च डिजाइनले एक पटकमा एक भन्दा बढी PCI एक्सप्रेस लिङ्कलाई सिमुलेट गर्न अनुमति दिन्छ। निम्न चित्रले उच्च स्तर प्रस्तुत गर्दछ view PIO डिजाइन को पूर्वample।
चित्र १। PIO डिजाइन पूर्वampले सिमुलेशन टेस्टबेन्च

Testbench को शीर्ष-स्तर निम्न मुख्य मोड्युलहरू इन्स्ट्यान्टियट गर्दछ:

• altpcietb_bfm_rp_gen4x16.sv — यो रूट पोर्ट PCIe BFM हो।
  //निर्देशिका मार्ग
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /सिम
• pcie_ed_dut.ip: यो तपाईंले निर्दिष्ट गर्नुभएका प्यारामिटरहरूसँगको अन्तिम बिन्दु डिजाइन हो।
  //निर्देशिका मार्ग
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: यो मोड्युल PIO डिजाइन पूर्वका लागि लेनदेनको लक्ष्य र प्रारम्भकर्ता होample।
  //निर्देशिका मार्ग
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: यो मोड्युल SR-IOV डिजाइन पूर्वका लागि लेनदेनको लक्ष्य र प्रारम्भकर्ता हो।ample।
  //निर्देशिका मार्ग
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

चित्र १। SR-IOV डिजाइन पूर्वampले सिमुलेशन टेस्टबेन्च

थप रूपमा, testbench सँग निम्न कार्यहरू गर्ने दिनचर्याहरू छन्:

• आवश्यक फ्रिक्वेन्सीमा अन्तिम बिन्दुको लागि सन्दर्भ घडी उत्पन्न गर्दछ।
• स्टार्टअपमा PCI एक्सप्रेस रिसेट प्रदान गर्दछ।

रूट पोर्ट BFM मा थप विवरणहरूको लागि, PCI एक्सप्रेस प्रयोगकर्ता गाइडको लागि Intel FPGA P-Tile Avalon स्ट्रिमिङ IP को TestBench अध्याय हेर्नुहोस्।
सम्बन्धित जानकारी
Intel FPGA P-Tile Avalon स्ट्रिमिङ IP PCI एक्सप्रेस प्रयोगकर्ता गाइडको लागि
२.३.१.१। परीक्षण चालक मोड्युल
परीक्षण चालक मोड्युल, intel_pcie_ptile_tbed_hwtcl.v, toplevel BFM,altpcietb_bfm_top_rp.v लाई इन्स्ट्यान्टियट गर्दछ।
शीर्ष-स्तर BFM ले निम्न कार्यहरू पूरा गर्दछ:

1. ड्राइभर र मोनिटरलाई इन्स्ट्यान्ट गर्दछ।
2. रूट पोर्ट BFM इन्स्ट्यान्टियट गर्दछ।
3. सिरियल इन्टरफेस इन्स्ट्यान्टियट गर्छ।

कन्फिगरेसन मोड्युल, altpcietb_g3bfm_configure.v, निम्न कार्यहरू गर्दछ:

1. कन्फिगर गर्दछ र बारहरू तोक्छ।
2. रूट पोर्ट र अन्त्य बिन्दु कन्फिगर गर्दछ।
3. व्यापक कन्फिगरेसन स्पेस, बार, MSI, MSI-X, र AER सेटिङहरू प्रदर्शन गर्दछ।

२.३.१.२। PIO डिजाइन पूर्वampले टेस्टबेन्च

तलको चित्रले PIO डिजाइन पूर्व देखाउँछampले सिमुलेशन डिजाइन पदानुक्रम। PIO डिजाइनको लागि परीक्षणहरू पूर्वample लाई apps_type_hwtcl मा सेट गरिएको प्यारामिटरसँग परिभाषित गरिएको छ
3. यो प्यारामिटर मान अन्तर्गत चल्ने परीक्षणहरू ebfm_cfg_rp_ep_rootport, find_mem_bar र downstream_loop मा परिभाषित छन्।
चित्र 17. PIO डिजाइन पूर्वampले सिमुलेशन डिजाइन पदानुक्रम

testbench लिङ्क प्रशिक्षण संग सुरु हुन्छ र त्यसपछि गणना को लागी IP को कन्फिगरेसन स्थान पहुँच गर्दछ। डाउनस्ट्रीम_लूप भनिने कार्य (रूट पोर्टमा परिभाषित
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) त्यसपछि PCIe लिङ्क परीक्षण गर्दछ। यो परीक्षण निम्न चरणहरू समावेश:

1. एन्डपोइन्ट पछाडिको अन-चिप मेमोरीमा डाटाको एकल शब्द लेख्नको लागि मेमोरी लेखन आदेश जारी गर्नुहोस्।
2. अन-चिप मेमोरीबाट डेटा फिर्ता पढ्न मेमोरी पढ्न आदेश जारी गर्नुहोस्।
3. पढ्ने डाटालाई लेखन डाटासँग तुलना गर्नुहोस्। यदि तिनीहरू मेल खान्छ भने, परीक्षणले यसलाई पासको रूपमा गणना गर्दछ।
4. 1 पुनरावृत्तिहरूको लागि चरण 2, 3 र 10 दोहोर्याउनुहोस्।

पहिलो मेमोरी लेखन 219 हामी वरिपरि ठाउँ लिन्छ। PCIe को लागि P-tile Hard IP को Avalon-ST RX इन्टरफेसमा पढिएको मेमोरी पछि यो गरिन्छ। Avalon-ST TX इन्टरफेसमा मेमोरी पढ्ने अनुरोध पछि पूरा TLP देखा पर्दछ।
२.३.१.३। SR-IOV डिजाइन पूर्वampले टेस्टबेन्च
तलको चित्रले SR-IOV डिजाइन पूर्व देखाउँछampले सिमुलेशन डिजाइन पदानुक्रम। SR-IOV डिजाइनका लागि परीक्षणहरू पूर्वample sriov_test भनिने कार्यद्वारा गरिन्छ,
जुन altpcietb_bfm_cfbp.sv मा परिभाषित गरिएको छ।
चित्र १। SR-IOV डिजाइन पूर्वampले सिमुलेशन डिजाइन पदानुक्रम

SR-IOV testbench ले प्रति PF दुईवटा भौतिक कार्यहरू (PFs) र 32 भर्चुअल कार्यहरू (VFs) लाई समर्थन गर्दछ।
testbench लिङ्क प्रशिक्षण संग सुरु हुन्छ र त्यसपछि गणना को लागी IP को कन्फिगरेसन स्थान पहुँच गर्दछ। त्यस पछि, यसले निम्न चरणहरू गर्दछ:

1. PF लाई मेमोरी राइट अनुरोध पठाउनुहोस् र तुलनाको लागि उही डेटा फिर्ता पढ्न मेमोरी पढ्न अनुरोध पठाउनुहोस्। यदि पढ्ने डाटा राइट डाटासँग मेल खान्छ भने, यो हो
   एक पास। यो परीक्षण my_test (altpcietb_bfm_cfbp.v मा परिभाषित) भनिने कार्यद्वारा गरिन्छ। यो परीक्षण प्रत्येक PF को लागि दुई पटक दोहोर्याइएको छ।
2. VF मा मेमोरी लेखन अनुरोध पठाउनुहोस् र तुलनाको लागि उही डेटा फिर्ता पढ्न मेमोरी पढ्न अनुरोध पठाउनुहोस्। यदि पढ्ने डाटा राइट डाटासँग मेल खान्छ भने, यो हो
   एक पास। यो परीक्षण cfbp_target_test (altpcietb_bfm_cfbp.v मा परिभाषित) भनिने कार्यद्वारा गरिन्छ। यो परीक्षण प्रत्येक VF को लागि दोहोर्याइएको छ।

पहिलो मेमोरी लेखन लगभग 263 हामीमा हुन्छ। PCIe को लागि P-tile Hard IP को PF0 को Avalon-ST RX इन्टरफेसमा पढ्ने मेमोरी पछि यो गरिन्छ। Avalon-ST TX इन्टरफेसमा मेमोरी पढ्ने अनुरोध पछि पूरा TLP देखा पर्दछ।
२.४ डिजाइन कम्पाइल गर्दै पूर्वample

1. मा नेभिगेट गर्नुहोस् /intel_pcie_ptile_ast_0_example_design/ र pcie_ed.qpf खोल्नुहोस्।
2. यदि तपाईंले निम्न दुई विकास किटहरू मध्ये कुनै एक चयन गर्नुभयो भने, VID-सम्बन्धित सेटिङहरू .qsf मा समावेश हुन्छन्। file उत्पन्न डिजाइन को पूर्वample, र तपाईंले तिनीहरूलाई म्यानुअल रूपमा थप्न आवश्यक छैन। ध्यान दिनुहोस् कि यी सेटिङहरू बोर्ड-विशिष्ट हुन्।
   • Intel Stratix 10 DX P-Tile ES1 FPGA विकास किट
   • Intel Stratix 10 DX P-Tile उत्पादन FPGA विकास किट
   • Intel Agilex F-Series P-Tile ES0 FPGA विकास किट
3. प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् चयन गर्नुहोस्।

२.५ लिनक्स कर्नेल ड्राइभर स्थापना गर्दै

तपाईंले डिजाइन पूर्व परीक्षण गर्न सक्नु अघिampहार्डवेयरमा, तपाईंले लिनक्स कर्नेल स्थापना गर्नुपर्छ
चालक। तपाइँ निम्न परीक्षणहरू प्रदर्शन गर्न यो चालक प्रयोग गर्न सक्नुहुन्छ:
• एक PCIe लिङ्क परीक्षण जसले 100 लेख्न र पढ्छ
• मेमोरी स्पेस DWORD
पढ्छ र लेख्छ
• कन्फिगरेसन स्पेस DWORD पढ्छ र लेख्छ
(०३०३२५)
थप रूपमा, तपाइँ निम्न प्यारामिटरहरूको मान परिवर्तन गर्न ड्राइभर प्रयोग गर्न सक्नुहुन्छ:
• प्रयोग भइरहेको बार
• चयन गरिएको उपकरण (बस, उपकरण र प्रकार्य (BDF) नम्बरहरू निर्दिष्ट गरेर
यन्त्र)
कर्नेल ड्राइभर स्थापना गर्न निम्न चरणहरू पूरा गर्नुहोस्:

1. पूर्व अन्तर्गत ./software/kernel/linux मा नेभिगेट गर्नुहोस्ampले डिजाइन जेनेरेशन डाइरेक्टरी।
2. स्थापना, लोड, र अनलोडमा अनुमतिहरू परिवर्तन गर्नुहोस् files:
   $ chmod 777 लोड अनलोड स्थापना गर्नुहोस्
3. चालक स्थापना गर्नुहोस्:
   $ sudo ./install
4. चालक स्थापना प्रमाणित गर्नुहोस्:
   $ lsmod | grep intel_fpga_pcie_drv
   अपेक्षित परिणाम:
   intel_fpga_pcie_drv १७७९२ ०
5. प्रमाणित गर्नुहोस् कि लिनक्सले PCIe डिजाइन पूर्व पहिचान गर्दछampLe:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   नोट: यदि तपाईंले विक्रेता ID परिवर्तन गर्नुभएको छ भने, Intel को लागि नयाँ विक्रेता ID प्रतिस्थापन गर्नुहोस्
   यस आदेशमा विक्रेता आईडी।
   अपेक्षित परिणाम:
   कर्नेल ड्राइभर प्रयोगमा छ: intel_fpga_pcie_drv

२.६ डिजाइन चलाउँदै Example
यहाँ परीक्षण कार्यहरू छन् जुन तपाईंले P-Tile Avalon-ST PCIe डिजाइन पूर्वमा प्रदर्शन गर्न सक्नुहुन्छamples:

1. यस प्रयोगकर्ता गाइड भरि, सर्तहरू शब्द, DWORD र QWORD को समान अर्थ छ जुन तिनीहरू PCI एक्सप्रेस आधार विशिष्टतामा छन्। एउटा शब्द 16 बिट हो, DWORD 32 बिट हो, र QWORD 64 बिट हो।

तालिका 2. परीक्षण सञ्चालनहरू P-Tile Avalon-ST PCIe डिजाइन पूर्व द्वारा समर्थितampलेस

सञ्चालनहरू	आवश्यक BAR	P-Tile Avalon-ST PCIe डिजाइन पूर्व द्वारा समर्थितample
0: लिङ्क परीक्षण - 100 लेख्छन् र पढ्छन्	0	हो
१: मेमोरी स्पेस लेख्नुहोस्	0	हो
२: मेमोरी स्पेस पढ्नुहोस्	0	हो
3: कन्फिगरेसन स्पेस लेख्नुहोस्	N/A	हो
4: कन्फिगरेसन स्पेस पढ्नुहोस्	N/A	हो
5: बार परिवर्तन गर्नुहोस्	N/A	हो
6: यन्त्र परिवर्तन गर्नुहोस्	N/A	हो
7: SR-IOV सक्षम गर्नुहोस्	N/A	हो (*)
8: हालको यन्त्रसँग सम्बन्धित प्रत्येक सक्षम भर्चुअल प्रकार्यको लागि लिङ्क परीक्षण गर्नुहोस्	N/A	हो (*)
9: DMA प्रदर्शन गर्नुहोस्	N/A	छैन
10: कार्यक्रम छोड्नुहोस्	N/A	हो

नोट: (*) यी परीक्षण सञ्चालनहरू मात्र उपलब्ध हुन्छन् जब SR-IOV डिजाइन पूर्वample चयन गरिएको छ।
2.6.1। PIO डिजाइन सञ्चालन गर्दै पूर्वample

1. ./software/user/ex मा नेभिगेट गर्नुहोस्ampले डिजाइन अन्तर्गत पूर्वampले डाइरेक्टरी।
2. पूर्व डिजाइन कम्पाइल गर्नुहोस्ampआवेदन:
   $ बनाउन
3. परीक्षण चलाउनुहोस्:
   $ sudo ./intel_fpga_pcie_link_test
   तपाईं म्यानुअल वा स्वचालित मोडमा Intel FPGA IP PCIe लिङ्क परीक्षण चलाउन सक्नुहुन्छ। बाट छनौट गर्नुहोस्:
   • स्वचालित मोडमा, अनुप्रयोगले स्वचालित रूपमा उपकरण चयन गर्दछ। परीक्षणले विक्रेता ID मिलाएर सबैभन्दा कम BDF भएको Intel PCIe यन्त्र चयन गर्छ।
   परीक्षणले सबैभन्दा कम उपलब्ध बार पनि चयन गर्छ।
   • म्यानुअल मोडमा, परीक्षणले तपाईंलाई बस, यन्त्र, र प्रकार्य नम्बर र बारको लागि सोध्छ।
   Intel Stratix 10 DX वा Intel Agilex विकास किटको लागि, तपाइँ निर्धारण गर्न सक्नुहुन्छ
   निम्न आदेश टाइप गरेर BDF:
   $ lspci -d 1172:
   4. यहाँ s छन्ampस्वचालित र म्यानुअल मोडहरूको लागि le ट्रान्सक्रिप्टहरू:
   स्वचालित मोड:

म्यानुअल मोड:

सम्बन्धित जानकारी
PCIe लिङ्क इन्स्पेक्टर ओभरview
भौतिक, डाटा लिङ्क र लेनदेन तहहरूमा लिङ्क निगरानी गर्न PCIe लिङ्क इन्स्पेक्टर प्रयोग गर्नुहोस्।
2.6.2। SR-IOV डिजाइन चलाउँदै Example

यहाँ SR-IOV डिजाइन पूर्व परीक्षण गर्न चरणहरू छन्ampहार्डवेयरमा le:

1. sudo चलाएर Intel FPGA IP PCIe लिङ्क परीक्षण चलाउनुहोस्।/
   intel_fpga_pcie_link_test आदेश र त्यसपछि विकल्प 1 चयन गर्नुहोस्:
   म्यानुअल रूपमा उपकरण चयन गर्नुहोस्।
2. भौतिक प्रकार्यको BDF प्रविष्ट गर्नुहोस् जसको लागि भर्चुअल प्रकार्यहरू आवंटित छन्।
3. परीक्षण मेनुमा जानको लागि BAR "0" प्रविष्ट गर्नुहोस्।
4. हालको यन्त्रको लागि SR-IOV सक्षम गर्न विकल्प 7 प्रविष्ट गर्नुहोस्।
5. हालको यन्त्रको लागि सक्षम गर्न भर्चुअल प्रकार्यहरूको संख्या प्रविष्ट गर्नुहोस्।
   
6. भौतिक प्रकार्यको लागि आवंटित प्रत्येक सक्षम भर्चुअल प्रकार्यको लागि लिङ्क परीक्षण गर्न विकल्प 8 प्रविष्ट गर्नुहोस्। लिङ्क परीक्षण एप्लिकेसनले प्रत्येक डाटाको एकल शब्दको साथ १०० मेमोरी राइटहरू गर्नेछ र त्यसपछि जाँचको लागि डाटा फिर्ता पढ्नुहोस्। अनुप्रयोगले भर्चुअल प्रकार्यहरूको संख्या प्रिन्ट गर्नेछ जुन परीक्षणको अन्त्यमा लिङ्क परीक्षण असफल भयो।
   7. नयाँ टर्मिनलमा, lspci –d 1172 चलाउनुहोस्: | grep -c "Altera" आदेश PFs र VFs को गणना प्रमाणित गर्न। अपेक्षित परिणाम भौतिक प्रकार्यहरूको संख्या र भर्चुअल प्रकार्यहरूको संख्याको योग हो।

PCI एक्सप्रेस डिजाइन को लागी P-टाइल Avalon स्ट्रिमिङ आईपी

Exampले प्रयोगकर्ता गाइड अभिलेख

इंटेल क्वार्टस प्राइम संस्करण	प्रयोगकर्ता गाइड
21.2	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड
20.3	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड
20.2	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड
20.1	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड
19.4	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड
19.1.1	PCI एक्सप्रेस डिजाइन पूर्व को लागि P-टाइल Avalon स्ट्रिमिङ IPampले प्रयोगकर्ता गाइड

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO
००:०५
दर्ता गरियो

Intel P-Tile Avalon को लागि कागजात संशोधन इतिहास

PCIe डिजाइन पूर्वको लागि स्ट्रिमिङ हार्ड आईपीampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2021.10.04	21.3	6.0.0	SR-IOV डिजाइन पूर्वका लागि समर्थित कन्फिगरेसनहरू परिवर्तन गरियोampLe Gen3 x16 EP र Gen4 x16 EP बाट Gen3 x8 EP र Gen4 x8 EP सम्म एकल रूट I/O भर्चुअलाइजेशन (SR-IOV) डिजाइन एक्सको लागि कार्यात्मक विवरणमाampले खण्ड। Intel Stratix 10 DX P-tile Production FPGA डेभलपमेन्ट किटको लागि डिजाइन पूर्व उत्पादन गर्न समर्थन थपियो।ampले खण्ड।
2021.07.01	21.2	5.0.0	PIO र SR-IOV डिजाइन पूर्वका लागि सिमुलेशन वेभफॉर्महरू हटाइयोampडिजाइनको अनुकरण गर्ने खण्डबाट lesample। खण्डमा BDF प्रदर्शन गर्न आदेश अद्यावधिक गरियो PIO डिजाइन सञ्चालन गर्दै पूर्वample।
2020.10.05	20.3	3.1.0	Avalon स्ट्रिमिङ डिजाइन पूर्व देखि दर्ता खण्ड हटाइयोampलेससँग कुनै नियन्त्रण दर्ता छैन।
2020.07.10	20.2	3.0.0	डिजाइन पूर्वको लागि सिमुलेशन वेभफॉर्महरू, परीक्षण केस विवरणहरू र परीक्षण परिणाम विवरणहरू थपियोampलेस। मोडेलसिम सिम्युलेटरको लागि सिमुलेटिंग द डिजाइन एक्समा सिमुलेशन निर्देशनहरू थपियोampले खण्ड।
2020.05.07	20.1	2.0.0	PCI एक्सप्रेस डिजाइन पूर्व को लागी Intel FPGA P-Tile Avalon स्ट्रिमिङ IP मा कागजात शीर्षक अपडेट गरियोampनयाँ कानुनी नामकरण दिशानिर्देशहरू पूरा गर्न प्रयोगकर्ता गाइड। VCS अन्तरक्रियात्मक मोड सिमुलेशन आदेश अद्यावधिक गरियो।
2019.12.16	19.4	1.1.0	SR-IOV डिजाइन पूर्व थपियोampविवरण।
2019.11.13	19.3	1.0.0	Gen4 x8 Endpoint र Gen3 x8 Endpoint लाई समर्थित कन्फिगरेसनहरूको सूचीमा थपियो।
2019.05.03	19.1.1	1.0.0	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO
००:०५
दर्ता गरियो

अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
ID: 683038
UG-20234
संस्करण: 2021.10.04

कागजातहरू / स्रोतहरू

PCI एक्सप्रेस डिजाइन पूर्व को लागि intel FPGA P-Tile Avalon स्ट्रिमिङ IPample [pdf] प्रयोगकर्ता गाइड FPGA P-Tile, Avalon Streaming IP PCI एक्सप्रेस डिजाइन पूर्वको लागिample, FPGA P-Tile Avalon Streaming IP PCI एक्सप्रेस डिजाइन पूर्वको लागिample, FPGA P-Tile Avalon Streaming IP

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका