GPIO Intel® FPGA IP प्रयोगकर्ता गाइड

---

Intel® Arria® 10 र Intel® Cyclone® 10 GX उपकरणहरू

Intel® Quartus® प्राइम डिजाइन सुइटको लागि अद्यावधिक गरिएको: 21.2
IP संस्करण: 20.0.0

अनलाइन संस्करण                                                               ID: 683136
प्रतिक्रिया पठाउनुहोस्             ug-altera_gpio            संस्करण: 2021.07.15

---

GPIO Intel® FPGA IP कोरले सामान्य उद्देश्य I/O (GPIO) सुविधाहरू र घटकहरूलाई समर्थन गर्दछ। तपाईले सामान्य अनुप्रयोगहरूमा GPIO हरू प्रयोग गर्न सक्नुहुन्छ जुन ट्रान्सीभरहरू, मेमोरी इन्टरफेसहरू, वा LVDS को लागि विशिष्ट छैन।

GPIO IP कोर Intel Arria® 10 र Intel Cyclone® 10 GX यन्त्रहरूका लागि मात्र उपलब्ध छ। यदि तपाईं Stratix® V, Arria V, वा Cyclone V यन्त्रहरूबाट डिजाइनहरू माइग्रेट गर्दै हुनुहुन्छ भने, तपाईंले ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, वा ALTIOBUF IP कोरहरू माइग्रेट गर्नुपर्छ।

सम्बन्धित जानकारी

• पृष्ठ २२ मा Arria V, Cyclone V, र Stratix V यन्त्रहरूको लागि IP माइग्रेसन प्रवाह
• Intel Stratix 10 I/O कार्यान्वयन गाइडहरू
  Intel Stratix 10 उपकरणहरूको लागि GPIOIP कोर प्रयोगकर्ता गाइड प्रदान गर्दछ।
• Intel FPGA IP कोरको परिचय
  सबै Intel FPGA IP कोरहरूको बारेमा सामान्य जानकारी प्रदान गर्दछ, जसमा प्यारामिटराइजिङ, जेनेरेटिङ, अपग्रेडिङ, र आईपी कोर सिमुलेट गर्ने।
• संस्करण-स्वतन्त्र आईपी र Qsys सिमुलेशन लिपिहरू सिर्जना गर्दै
  सिमुलेशन स्क्रिप्टहरू सिर्जना गर्नुहोस् जुन सफ्टवेयर वा IP संस्करण अपग्रेडहरूको लागि म्यानुअल अद्यावधिकहरू आवश्यक पर्दैन।
• परियोजना व्यवस्थापन उत्तम अभ्यासहरू
  तपाईंको परियोजना र IP को कुशल व्यवस्थापन र पोर्टेबिलिटीका लागि दिशानिर्देशहरू files.
• GPIO Intel FPGA IP प्रयोगकर्ता गाइड संग्रह पृष्ठ २४ मा
  GPIO IP कोरको अघिल्लो संस्करणहरूको लागि प्रयोगकर्ता गाइडहरूको सूची प्रदान गर्दछ।
• डबल डाटा दर I/O (ALTDDIO_IN, ALTDIO_OUT, र ALTDIO_BIDIR) IP कोर प्रयोगकर्ता गाइड
• I/O बफर (ALTIOBUF) आईपी कोर प्रयोगकर्ता गाइड

GPIO Intel FPGA IP को लागि रिलीज जानकारी

Intel FPGA IP संस्करणहरू v19.1 सम्म Intel Quartus® Prime Design Suite सफ्टवेयर संस्करणहरूसँग मेल खान्छ। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 मा सुरू गर्दै, Intel FPGA IP सँग नयाँ संस्करण योजना छ।

---

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

ISO 9001:2015 दर्ता गरिएको

Intel FPGA IP संस्करण (XYZ) नम्बर प्रत्येक Intel Quartus प्राइम सफ्टवेयर संस्करणको साथ परिवर्तन हुन सक्छ। मा परिवर्तन:

• X ले IP को एक प्रमुख संशोधन संकेत गर्दछ। यदि तपाईंले Intel Quartus प्राइम सफ्टवेयर अपडेट गर्नुभयो भने, तपाईंले IP पुन: उत्पन्न गर्नुपर्छ।
• Y ले आईपीले नयाँ सुविधाहरू समावेश गरेको संकेत गर्छ। यी नयाँ सुविधाहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
• Z ले संकेत गर्दछ कि IP मा साना परिवर्तनहरू समावेश छन्। यी परिवर्तनहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।

तालिका 1. GPIO Intel FPGA IP कोर हालको रिलीज जानकारी

वस्तु	विवरण
आईपी ​​संस्करण	20.0.0
इंटेल क्वार्टस प्राइम संस्करण	21.2
रिलीज मिति	2021.06.23

GPIO Intel FPGA IP सुविधाहरू

GPIO IP कोरले उपकरण I/O ब्लकहरूलाई समर्थन गर्ने सुविधाहरू समावेश गर्दछ। तपाईं GPIO IP कोर कन्फिगर गर्न Intel Quartus प्राइम प्यारामिटर सम्पादक प्रयोग गर्न सक्नुहुन्छ।

GPIO IP कोरले यी घटकहरू प्रदान गर्दछ:

• डबल डाटा रेट इनपुट/आउटपुट (DDIO) - एक डिजिटल कम्पोनेन्ट जसले संचार च्यानलको डाटा दरलाई दोब्बर वा आधा गर्दछ।
• ढिलाइ चेनहरू - विशिष्ट ढिलाइ प्रदर्शन गर्न र I/O समय बन्द गर्न मद्दत गर्न ढिलाइ चेनहरू कन्फिगर गर्नुहोस्।
• I/O बफरहरू - प्याडहरूलाई FPGA मा जडान गर्नुहोस्।

GPIO Intel FPGA IP डाटा पथहरू

चित्र १. उच्च-स्तर View एकल-समाप्त GPIO को

तालिका 2. GPIO IP कोर डेटा पथ मोडहरू

डाटा पथ	दर्ता मोड
	बाइपास	सरल दर्ता	DDR I/O
			पूर्ण-दर	आधा दर
इनपुट	डाटा ढिलाइ तत्वबाट कोरमा जान्छ, सबै डबल डाटा दर I/Os (DDIOs) लाई बाइपास गर्दै।	पूर्ण-दर DDIO ले साधारण दर्ताको रूपमा काम गर्दछ, आधा दर DDIO लाई बाइपास गर्दै। Fitter ले I/O मा दर्ता प्याक गर्ने वा कोरमा दर्ता लागू गर्ने, क्षेत्र र समय ट्रेड-अफको आधारमा छान्छ।	पूर्ण-दर DDIO ले आधा-दर DDIO लाई बाइपास गरेर, नियमित DDIO को रूपमा सञ्चालन गर्दछ।	पूर्ण-दर DDIO नियमित DDIO को रूपमा सञ्चालन गर्दछ। आधा-दर DDIO ले पूर्ण-दर डेटालाई आधा-दर डेटामा रूपान्तरण गर्दछ।
आउटपुट	डाटा कोरबाट सिधा ढिलाइ तत्वमा जान्छ, सबै DDIO लाई बाइपास गर्दै।	पूर्ण-दर DDIO ले साधारण दर्ताको रूपमा काम गर्दछ, आधा दर DDIO लाई बाइपास गर्दै। Fitter ले I/O मा दर्ता प्याक गर्ने वा कोरमा दर्ता लागू गर्ने, क्षेत्र र समय ट्रेड-अफको आधारमा छान्छ।	पूर्ण-दर DDIO ले आधा-दर DDIO लाई बाइपास गरेर, नियमित DDIO को रूपमा सञ्चालन गर्दछ।	पूर्ण-दर DDIO नियमित DDIO को रूपमा सञ्चालन गर्दछ। आधा-दर DDIO ले पूर्ण-दर डेटालाई आधा-दर डेटामा रूपान्तरण गर्दछ।
द्विदिशात्मक	आउटपुट बफरले आउटपुट पिन र इनपुट बफर दुवै ड्राइभ गर्दछ।	पूर्ण-दर DDIO एक साधारण दर्ताको रूपमा सञ्चालन गर्दछ। आउटपुट बफरले आउटपुट पिन र इनपुट बफर दुवै ड्राइभ गर्दछ।	पूर्ण-दर DDIO नियमित DDIO को रूपमा सञ्चालन गर्दछ। आउटपुट बफरले आउटपुट पिन र इनपुट बफर दुवै ड्राइभ गर्दछ। इनपुट बफरले तीन फ्लिप-फ्लपहरूको सेट ड्राइभ गर्दछ।	पूर्ण-दर DDIO नियमित DDIO को रूपमा सञ्चालन गर्दछ। आधा-दर DDIO ले पूर्ण-दर डेटालाई आधा-दरमा रूपान्तरण गर्दछ। आउटपुट बफरले आउटपुट पिन र इनपुट बफर दुवै ड्राइभ गर्दछ। इनपुट बफरले तीन फ्लिप-फ्लपहरूको सेट ड्राइभ गर्दछ।

यदि तपाइँ एसिन्क्रोनस स्पष्ट र प्रिसेट संकेतहरू प्रयोग गर्नुहुन्छ भने, सबै DDIO ले यी समान संकेतहरू साझा गर्छन्।

आधा-दर र पूर्ण-दर DDIO हरू अलग-अलग घडीहरूमा जडान हुन्छन्। जब तपाइँ आधा-दर र पूर्ण-दर DDIOs प्रयोग गर्नुहुन्छ, पूर्ण-दर घडी आधा-दर आवृत्तिको दोब्बरमा चल्नु पर्छ। तपाईं समय आवश्यकताहरू पूरा गर्न विभिन्न चरण सम्बन्धहरू प्रयोग गर्न सक्नुहुन्छ।

सम्बन्धित जानकारी
पृष्ठ 12 मा इनपुट र आउटपुट बस उच्च र कम बिट्स

इनपुट पथ

प्याडले इनपुट बफरमा डेटा पठाउँछ, र इनपुट बफरले ढिलाइ तत्वलाई फिड गर्दछ। डेटा ढिलाइ तत्वको आउटपुटमा गएपछि, प्रोग्रामेबल बाइपास मल्टिप्लेक्सरहरूले प्रयोग गर्नका लागि सुविधाहरू र मार्गहरू चयन गर्छन्। प्रत्येक इनपुट पथमा दुई s समावेश हुन्छन्।tagDDIOs को es, जुन पूर्ण दर र आधा दर हो।

चित्र २. सरलीकृत View एकल-समाप्त GPIO इनपुट पथको

1. प्याडले डाटा प्राप्त गर्दछ।
2. DDIO IN (1) ले ck_fr को बढ्दो र झर्ने किनारहरूमा डाटा क्याप्चर गर्छ र डाटा, सिग्नलहरू (A) र (B) लाई निम्न वेभफर्म फिगरमा, एकल डाटा दरमा पठाउँछ।
3. DDIO IN (2) र DDIO IN (3) ले डाटा दर आधा गर्छ।
4. dout [३:०] ले डाटालाई आधा-दर बसको रूपमा प्रस्तुत गर्दछ।

चित्र 3. आधा-दर रूपान्तरणको साथ DDIO मोडमा इनपुट पथ वेभफर्म

यस आंकडामा, डाटा डबल डाटा दरमा पूर्ण-दर घडीबाट एकल डाटा दरमा आधा-दर घडीमा जान्छ। डाटा दरलाई चारले विभाजन गरिएको छ र बसको साइज उही अनुपातले बढाइएको छ। GPIO IP कोर मार्फत समग्र थ्रुपुट अपरिवर्तित रहन्छ।

विभिन्न संकेतहरू बीचको वास्तविक समय सम्बन्ध तपाईंले पूर्ण-दर र आधा-दर घडीहरूको लागि छनौट गर्नुभएको विशिष्ट डिजाइन, ढिलाइ र चरणहरूमा निर्भर हुन सक्छ।

नोट: GPIO IP कोरले द्विदिशात्मक पिनहरूको गतिशील क्यालिब्रेसन समर्थन गर्दैन। द्विदिशात्मक पिनहरूको गतिशील क्यालिब्रेसन आवश्यक पर्ने अनुप्रयोगहरूको लागि, सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।

सम्बन्धित जानकारी

• समानान्तर इन्टरफेसहरूको लागि PHY लाइट Intel FPGA IP कोर प्रयोगकर्ता गाइड: Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरणहरू
  द्विदिशात्मक पिनहरूको लागि गतिशील OCT आवश्यक पर्ने अनुप्रयोगहरूको लागि थप जानकारी प्रदान गर्दछ।
• आउटपुट र आउटपुट पृष्ठ 7 मा पथ सक्षम गर्नुहोस्

आउटपुट र आउटपुट सक्षम मार्गहरू

आउटपुट ढिलाइ तत्वले आउटपुट बफर मार्फत प्याडमा डाटा पठाउँछ।

प्रत्येक आउटपुट पथले दुई s समावेश गर्दछtagDDIOs को es, जुन आधा दर र पूर्ण दर हो।

चित्र ४. सरलीकृत View एकल-समाप्त GPIO आउटपुट पथको

चित्र 5. आधा-दर रूपान्तरणको साथ DDIO मोडमा आउटपुट पथ वेभफर्म

चित्र २. सरलीकृत View आउटपुट सक्षम पथ को

आउटपुट पथ र आउटपुट सक्षम (OE) मार्ग बीचको भिन्नता यो हो कि OE पथमा पूर्ण-दर DDIO समावेश छैन। OE मार्गमा प्याक-रेजिस्टर कार्यान्वयनहरूलाई समर्थन गर्न, एक साधारण दर्ताले पूर्ण-दर DDIO को रूपमा सञ्चालन गर्दछ। एउटै कारणले, केवल एक आधा दर DDIO उपस्थित छ।

OE मार्गले निम्न तीन आधारभूत मोडहरूमा काम गर्छ:

• बाइपास - कोरले सबै DDIO लाई बाइपास गर्दै, ढिलाइ तत्वमा सीधै डाटा पठाउँछ।
• प्याक गरिएको दर्ता - आधा-दर DDIO लाई बाइपास गर्दछ।
• आधा-दरमा SDR आउटपुट - आधा-दर DDIO ले डेटालाई पूर्ण-दरबाट आधा-दरमा रूपान्तरण गर्दछ।

नोट: GPIO IP कोरले द्विदिशात्मक पिनहरूको गतिशील क्यालिब्रेसन समर्थन गर्दैन। द्विदिशात्मक पिनहरूको गतिशील क्यालिब्रेसन आवश्यक पर्ने अनुप्रयोगहरूको लागि, सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।

सम्बन्धित जानकारी

• समानान्तर इन्टरफेसहरूको लागि PHY लाइट Intel FPGA IP कोर प्रयोगकर्ता गाइड: Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX उपकरणहरू
  द्विदिशात्मक पिनहरूको लागि गतिशील OCT आवश्यक पर्ने अनुप्रयोगहरूको लागि थप जानकारी प्रदान गर्दछ।
• पृष्ठ 5 मा इनपुट पथ

GPIO Intel FPGA IP इन्टरफेस संकेतहरू

तपाईंले निर्दिष्ट गर्नुभएको प्यारामिटर सेटिङहरूमा निर्भर गर्दै, GPIO IP कोरको लागि विभिन्न इन्टरफेस संकेतहरू उपलब्ध छन्।

चित्र 7. GPIO IP कोर इन्टरफेसहरू

चित्र 8. GPIO इन्टरफेस संकेतहरू

तालिका 3. प्याड इन्टरफेस संकेतहरू

प्याड इन्टरफेस GPIO IP कोरबाट प्याडमा भौतिक जडान हो। यो इन्टरफेस आईपी कोर कन्फिगरेसनको आधारमा इनपुट, आउटपुट वा द्विदिशात्मक इन्टरफेस हुन सक्छ। यस तालिकामा, SIZE भनेको IP कोर प्यारामिटर सम्पादकमा निर्दिष्ट गरिएको डेटा चौडाइ हो।

संकेत नाम	दिशा	विवरण
pad_in[SIZE-1:0]	इनपुट	प्याडबाट इनपुट संकेत।
pad_in_b[SIZE-1:0]	इनपुट	प्याडबाट भिन्न इनपुट संकेतको नकारात्मक नोड। यदि तपाईंले अन गर्नुभयो भने यो पोर्ट उपलब्ध छ विभेदक बफर प्रयोग गर्नुहोस् विकल्प।
pad_out[SIZE-1:0]	आउटपुट	प्याडमा आउटपुट संकेत।
pad_out_b[SIZE-1:0]	आउटपुट	प्याडमा भिन्नता आउटपुट संकेतको नकारात्मक नोड। यदि तपाईंले अन गर्नुभयो भने यो पोर्ट उपलब्ध छ विभेदक बफर प्रयोग गर्नुहोस् विकल्प।
pad_io[SIZE-1:0]	द्विदिशात्मक	प्याड संग द्विदिश संकेत जडान।
pad_io_b[SIZE-1:0]	द्विदिशात्मक	प्याडसँग विभेदक द्विदिश संकेत जडानको नकारात्मक नोड। यदि तपाईंले अन गर्नुभयो भने यो पोर्ट उपलब्ध छ विभेदक बफर प्रयोग गर्नुहोस् विकल्प।

तालिका 4. डाटा इन्टरफेस संकेतहरू

डाटा इन्टरफेस GPIO IP कोरबाट FPGA कोरमा इनपुट वा आउटपुट इन्टरफेस हो। यस तालिकामा, SIZE भनेको IP कोर प्यारामिटर सम्पादकमा निर्दिष्ट गरिएको डेटा चौडाइ हो।

संकेत नाम	दिशा	विवरण
दिन[DATA_SIZE-1:0]	इनपुट	आउटपुट वा द्विदिशात्मक मोडमा FPGA कोरबाट डेटा इनपुट। DATA_SIZE दर्ता मोडमा निर्भर गर्दछ: बाइपास वा साधारण दर्ता — DATA_SIZE = SIZE आधा दर तर्क बिना DDIO — DATA_SIZE = 2 × SIZE आधा दर तर्क संग DDIO — DATA_SIZE = 4 × SIZE
डाउट[DATA_SIZE-1:0]	आउटपुट	इनपुट वा द्विदिशात्मक मोडमा FPGA कोरमा डेटा आउटपुट, DATA_SIZE दर्ता मोडमा निर्भर गर्दछ: बाइपास वा साधारण दर्ता — DATA_SIZE = SIZE आधा दर तर्क बिना DDIO — DATA_SIZE = 2 × SIZE आधा दर तर्क संग DDIO — DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	इनपुट	आउटपुट मोडमा FPGA कोरबाट OE इनपुट आउटपुट सक्षम पोर्ट सक्षम गर्नुहोस् सक्रिय, वा द्विदिशात्मक मोड। OE सक्रिय उच्च छ। डाटा ट्रान्समिट गर्दा, यो सिग्नललाई १ मा सेट गर्नुहोस्। डाटा प्राप्त गर्दा, यो सिग्नललाई ० मा सेट गर्नुहोस्। OE_SIZE दर्ता मोडमा निर्भर गर्दछ: बाइपास वा साधारण दर्ता — DATA_SIZE = SIZE आधा दर तर्क बिना DDIO — DATA_SIZE = SIZE आधा दर तर्क संग DDIO — DATA_SIZE = 2 × SIZE

तालिका 5. घडी इन्टरफेस संकेतहरू

घडी इन्टरफेस एक इनपुट घडी इन्टरफेस हो। यसले कन्फिगरेसनमा निर्भर गर्दै विभिन्न संकेतहरू समावेश गर्दछ। GPIO IP कोरमा शून्य, एक, दुई, वा चार घडी इनपुटहरू हुन सक्छन्। घडी पोर्टहरू घडी संकेतद्वारा गरिएको वास्तविक कार्यलाई प्रतिबिम्बित गर्न विभिन्न कन्फिगरेसनहरूमा फरक रूपमा देखा पर्दछ।

संकेत नाम	दिशा	विवरण
ck	इनपुट	आगत र आउटपुट मार्गहरूमा, यदि तपाईंले बन्द गर्नुभयो भने यो घडीले प्याक गरिएको दर्ता वा DDIO फिड गर्छ। आधा दर तर्क प्यारामिटर। द्विदिशात्मक मोडमा, यो घडी इनपुट र आउटपुट पथहरूको लागि अद्वितीय घडी हो यदि तपाईंले बन्द गर्नुभयो भने आगत/आउटपुट घडीहरू अलग गर्नुहोस् प्यारामिटर।
ck_fr	इनपुट	इनपुट र आउटपुट मार्गहरूमा, यी घडीहरूले पूर्ण-दर र आधा-दर DDIO हरू फीड गर्दछ यदि तपाईंले चालू गर्नुभयो भने आधा दर तर्क प्यारामिटर। द्विदिशात्मक मोडमा, यदि तपाइँ बन्द गर्नुहुन्छ भने इनपुट र आउटपुट पथहरूले यी घडीहरू प्रयोग गर्छन् आगत/आउटपुट घडीहरू अलग गर्नुहोस् प्यारामिटर।
ck_hr
ck_in	इनपुट	द्विदिशात्मक मोडमा, यदि तपाईंले यी दुवै सेटिङहरू निर्दिष्ट गर्नुभयो भने यी घडीहरूले इनपुट र आउटपुट पथहरूमा प्याक गरिएको दर्ता वा DDIO फिड गर्छन्: बन्द गर्नुहोस् आधा दर तर्क प्यारामिटर। खोल्नुहोस् आगत/आउटपुट घडीहरू अलग गर्नुहोस् प्यारामिटर।
ck_out
ck_fr_in	इनपुट	द्विदिशात्मक मोडमा, यी घडीहरूले इनपुट र आउटपुट मार्गहरूमा पूर्ण-दर र आधा-दर DDIOS फिड गर्दछ यदि तपाईंले यी दुवै सेटिङहरू निर्दिष्ट गर्नुभयो भने। खोल्नुहोस् आधा दर तर्क प्यारामिटर। खोल्नुहोस् आगत/आउटपुट घडीहरू अलग गर्नुहोस् प्यारामिटर। पूर्वका लागिample, ck_fr_out ले आउटपुट पथमा पूर्ण-दर DDIO लाई फिड गर्छ।
ck_fr_out
ck_hr_in
ck_hr_out
cke	इनपुट	घडी सक्षम गर्नुहोस्।

तालिका 6. समाप्ति इन्टरफेस संकेतहरू

समाप्ति इन्टरफेसले GPIO IP कोरलाई I/O बफरहरूमा जडान गर्दछ।

संकेत नाम	दिशा	विवरण
श्रृंखला समाप्ति नियन्त्रण	इनपुट	टर्मिनेशन कन्ट्रोल ब्लक (OCT) बाट बफरहरूमा इनपुट। यसले बफर श्रृंखला प्रतिबाधा मान सेट गर्दछ।
समानान्तर नियन्त्रण नियन्त्रण	इनपुट	टर्मिनेशन कन्ट्रोल ब्लक (OCT) बाट बफरहरूमा इनपुट। यसले बफर समानान्तर प्रतिबाधा मान सेट गर्दछ।

तालिका 7. इन्टरफेस संकेतहरू रिसेट गर्नुहोस्

रिसेट इन्टरफेसले GPIO IP कोरलाई DDIO मा जडान गर्दछ।

संकेत नाम	दिशा	विवरण
sclr	इनपुट	सिंक्रोनस स्पष्ट इनपुट। यदि तपाईंले sset सक्षम गर्नुभयो भने उपलब्ध छैन।
aclr	इनपुट	एसिन्क्रोनस स्पष्ट इनपुट। सक्रिय उच्च। यदि तपाईंले सम्पत्ति सक्षम गर्नुभयो भने उपलब्ध छैन।
सम्पत्ति	इनपुट	एसिन्क्रोनस सेट इनपुट। सक्रिय उच्च। यदि तपाईंले aclr सक्षम गर्नुभयो भने उपलब्ध छैन।
sset	इनपुट	सिंक्रोनस सेट इनपुट। यदि तपाईंले sclr सक्षम गर्नुभयो भने उपलब्ध छैन।

सम्बन्धित जानकारी
पृष्ठ 12 मा इनपुट र आउटपुट बस उच्च र कम बिट्स

साझा संकेतहरू

• इनपुट, आउटपुट, र OE मार्गहरूले समान स्पष्ट र पूर्व निर्धारित संकेतहरू साझा गर्छन्।
• आउटपुट र OE मार्गले समान घडी संकेतहरू साझा गर्दछ।

डाटा बिट-डेटा इन्टरफेसको लागि क्रम

चित्र 9. डाटा बिट-अर्डर कन्भेन्सन

यो आंकडाले din, dout र oe डेटा संकेतहरूको लागि बिट-अर्डर कन्भेन्सन देखाउँछ।

• यदि डाटा बस साइज मान SIZE छ भने, LSB सबैभन्दा सही स्थानमा छ।
• यदि डाटा बस साइज मान 2 × SIZE छ भने, बस SIZE को दुई शब्दहरूबाट बनेको हुन्छ।
• यदि डेटा बस आकार मान 4 × SIZE छ भने, बस SIZE को चार शब्दहरूबाट बनेको छ।
• LSB प्रत्येक शब्दको सबैभन्दा सही स्थानमा छ।
• दायाँ-धेरै शब्दले आउटपुट बसहरूको लागि बाहिर जाने पहिलो शब्द र इनपुट बसहरूको लागि आउने पहिलो शब्द निर्दिष्ट गर्दछ।

सम्बन्धित जानकारी
पृष्ठ 5 मा इनपुट पथ

इनपुट र आउटपुट बस उच्च र कम बिट्स

इनपुट वा आउटपुट सिग्नलहरूमा उच्च र कम बिटहरू din र dout इनपुट र आउटपुट बसहरूमा समावेश छन्।

इनपुट बस

din बस को लागी, यदि datain_h र datain_l उच्च र कम बिट्स हो, प्रत्येक चौडाइ datain_width भएको छ:

• datain_h = din[(2 × datain_width - 1):datain_width]
• datain_l = din[(datain_width - 1):0]

पूर्वका लागिample, din को लागि [7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

आउटपुट बस

डाउट बसको लागि, यदि dataout_h र dataout_l उच्च र कम बिटहरू छन्, प्रत्येक चौडाइ dataout_width भएको छ:

• dataout_h = dout[(2 × dataout_width - 1):dataout_width]
• dataout_l = dout[(dataout_width - 1):0]

पूर्वका लागिample, dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

डाटा इन्टरफेस सिग्नल र सम्बन्धित घडीहरू

तालिका 8. डाटा इन्टरफेस सिग्नल र सम्बन्धित घडीहरू

संकेत नाम	प्यारामिटर कन्फिगरेसन			घडी
	दर्ता मोड	आधा दर	अलग घडीहरू
दिन	सरल दर्ता DDIO	बन्द	बन्द	ck
	DDIO	On	बन्द	ck_hr
	सरल दर्ता DDIO	बन्द	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	सरल दर्ता DDIO	बन्द	बन्द	ck
	DDIO	On	बन्द	ck_hr
	सरल दर्ता DDIO	बन्द	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset सबै प्याड संकेतहरू	सरल दर्ता DDIO	बन्द	बन्द	ck
	DDIO	On	बन्द	ck_fr
	सरल दर्ता DDIO	बन्द	On	इनपुट पथ: ck_in आउटपुट पथ: ck_out
	DDIO	On	On	इनपुट पथ: ck_fr_in आउटपुट पथ: ck_fr_out

स्रोत उपयोगिता र डिजाइन प्रदर्शन प्रमाणीकरण

तपाईले इन्टेल क्वार्टस प्राइम कम्पाइलेशन रिपोर्टहरू सन्दर्भ गर्न सक्नुहुन्छ संसाधन प्रयोग र आफ्नो डिजाइनको प्रदर्शनको बारेमा विवरणहरू प्राप्त गर्न।

1. मेनुमा, क्लिक गर्नुहोस् प्रशोधन गर्दै ➤ संकलन सुरु गर्नुहोस् पूर्ण संकलन चलाउन।
2. डिजाइन कम्पाइल गरेपछि, क्लिक गर्नुहोस् प्रशोधन ➤ संकलन रिपोर्ट.
3. को प्रयोग गरेर सामग्रीको तालिका, मा नेभिगेट गर्नुहोस् फिटर ➤ संसाधन खण्ड.
   a को view स्रोत उपयोग जानकारी, चयन गर्नुहोस् स्रोत उपयोग सारांश.
   बी view स्रोत उपयोग जानकारी, चयन गर्नुहोस् संस्था द्वारा संसाधन उपयोग.

GPIO Intel FPGA IP प्यारामिटर सेटिङहरू

तपाईंले Intel Quartus प्राइम सफ्टवेयरमा GPIO IP कोरको लागि प्यारामिटर सेटिङहरू सेट गर्न सक्नुहुन्छ। त्यहाँ विकल्प को तीन समूह छन्: सामान्य, बफर, र दर्ता गर्दछ.

तालिका 9. GPIO IP कोर प्यारामिटरहरू - सामान्य

प्यारामिटर	अवस्था	अनुमति दिइएको मानहरू	विवरण
डाटा निर्देशन	—	इनपुट आउटपुट  बिडिर	GPIO को लागि डाटा दिशा निर्दिष्ट गर्दछ।
डाटा चौडाइ	—	३६.६ देखि ३८ सम्म	डाटा चौडाइ निर्दिष्ट गर्दछ।
लिगेसी शीर्ष-स्तर पोर्ट नामहरू प्रयोग गर्नुहोस्	—	On बन्द	Stratix V, Arria V, र Cyclone V यन्त्रहरूमा जस्तै पोर्ट नामहरू प्रयोग गर्नुहोस्। पूर्वका लागिample, dout dataout_h र dataout_l बन्छ, र din datain_h र datain_l बन्छ। नोट: यी पोर्टहरूको व्यवहार Stratix V, Arria V, र Cyclone V यन्त्रहरू भन्दा फरक छ। माइग्रेसन दिशानिर्देशका लागि, सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।

तालिका १०. GPIO IP कोर प्यारामिटरहरू - बफर

प्यारामिटर	अवस्था	अनुमति दिइएको मानहरू	विवरण
विभेदक बफर प्रयोग गर्नुहोस्	—	On  बन्द	यदि सक्रिय छ भने, भिन्नता I/O बफरहरू सक्षम गर्दछ।
छद्म भिन्नता बफर प्रयोग गर्नुहोस्	डाटा दिशा = आउटपुट विभेदक बफर = अन प्रयोग गर्नुहोस्	On  बन्द	यदि आउटपुट मोडमा खोलियो भने, स्यूडो भिन्नता आउटपुट बफरहरू सक्षम गर्दछ। यदि तपाईंले खोल्नु भयो भने यो विकल्प द्विदिशात्मक मोडको लागि स्वचालित रूपमा सक्रिय हुन्छ विभेदक बफर प्रयोग गर्नुहोस्.
बस-होल्ड सर्किटरी प्रयोग गर्नुहोस्	डाटा दिशा = इनपुट वा बिडीर विभेदक बफर = अफ प्रयोग गर्नुहोस्	On  बन्द	यदि खोलियो भने, बस होल्ड सर्किटरीले यसको अन्तिम-संचालित अवस्थामा I/O पिनमा सिग्नललाई कमजोर रूपमा समात्न सक्छ जहाँ आउटपुट बफर अवस्था 1 वा 0 हुनेछ तर उच्च प्रतिबाधा होइन।
खुला नाली आउटपुट प्रयोग गर्नुहोस्	डाटा दिशा = आउटपुट वा बिडीर विभेदक बफर = अफ प्रयोग गर्नुहोस्	On  बन्द	यदि खोलिएको छ भने, खुला ड्रेन आउटपुटले यन्त्रलाई प्रणाली-स्तर नियन्त्रण संकेतहरू प्रदान गर्न सक्षम बनाउँछ जस्तै अवरोध र लेखन सक्षम संकेतहरू जुन तपाईंको प्रणालीमा धेरै यन्त्रहरूद्वारा दाबी गर्न सकिन्छ।
आउटपुट सक्षम पोर्ट सक्षम गर्नुहोस्	डाटा दिशा = आउटपुट	On  बन्द	यदि सक्रिय छ भने, OE पोर्टमा प्रयोगकर्ता इनपुट सक्षम गर्दछ। यो विकल्प द्विदिशात्मक मोडको लागि स्वतः सक्रिय हुन्छ।
शृङ्खलाबद्धता/समानान्तरण पोर्टहरू सक्षम पार्नुहोस्	—	On  बन्द	यदि खोलिएको छ भने, आउटपुट बफरको श्रृङ्खलानियन्त्रण नियन्त्रण र समानान्तरमा नियन्त्रण पोर्टहरू सक्षम गर्दछ।

तालिका 11. GPIO IP कोर प्यारामिटरहरू - दर्ताहरू

प्यारामिटर	अवस्था	अनुमति दिइएको मानहरू	विवरण
दर्ता मोड	—	कुनै पनि छैन  सरल दर्ता  DDIO	GPIO IP कोरको लागि दर्ता मोड निर्दिष्ट गर्दछ: कुनै पनि छैन-बफरबाट/मा एक साधारण तार जडान निर्दिष्ट गर्दछ। सरल दर्ताDDIO लाई एकल डाटा-रेट मोड (SDR) मा साधारण दर्ताको रूपमा प्रयोग गरिन्छ भनी निर्दिष्ट गर्दछ। फिटरले यो दर्तालाई I/O मा प्याक गर्न सक्छ। DDIO- IP कोरले DDIO प्रयोग गर्छ भनेर निर्दिष्ट गर्दछ।
सिंक्रोनस क्लियर / प्रिसेट पोर्ट सक्षम गर्नुहोस्	दर्ता मोड = DDIO	कुनै पनि छैन  खाली गर्नुहोस्  पूर्वनिर्धारित	सिंक्रोनस रिसेट पोर्ट कसरी लागू गर्ने भनेर निर्दिष्ट गर्दछ। कुनै पनि छैन- सिंक्रोनस रिसेट पोर्ट असक्षम गर्दछ। खाली गर्नुहोस्- सिंक्रोनस क्लियरहरूको लागि SCLR पोर्ट सक्षम गर्दछ। पूर्वनिर्धारित- सिंक्रोनस प्रिसेटको लागि SSET पोर्ट सक्षम गर्दछ।
एसिन्क्रोनस क्लियर / प्रिसेट पोर्ट सक्षम गर्नुहोस्	दर्ता मोड = DDIO	कुनै पनि छैन  खाली गर्नुहोस्  पूर्वनिर्धारित	एसिन्क्रोनस रिसेट पोर्ट कसरी लागू गर्ने भनेर निर्दिष्ट गर्दछ। कुनै पनि छैन- एसिन्क्रोनस रिसेट पोर्ट असक्षम गर्दछ। खाली गर्नुहोस्-एसिन्क्रोनस क्लियरहरूको लागि ACLR पोर्ट सक्षम गर्दछ। पूर्वनिर्धारित- एसिंक्रोनस प्रिसेटको लागि ASET पोर्ट सक्षम गर्दछ। ACLR र ASET संकेतहरू उच्च सक्रिय छन्।
घडी सक्षम पोर्टहरू सक्षम गर्नुहोस्	दर्ता मोड = DDIO	On  बन्द	On- डेटा इन वा आउट हुँदा नियन्त्रण गर्न अनुमति दिन घडी सक्षम (CKE) पोर्टलाई उजागर गर्दछ। यो संकेतले तपाईंको नियन्त्रण बिना डेटा पास हुनबाट रोक्छ। बन्द- घडी सक्षम पोर्ट खुला छैन र डाटा सधैं दर्ता स्वचालित रूपमा पास हुन्छ।
आधा दर तर्क	दर्ता मोड = DDIO	On  बन्द	यदि सक्रिय छ भने, आधा-दर DDIO सक्षम गर्दछ।
आगत/आउटपुट घडीहरू अलग गर्नुहोस्	डाटा दिशा = बिडीर  दर्ता मोड = सरल दर्ता वा DDIO	On  बन्द	यदि खोलिएको छ भने, द्विदिशात्मक मोडमा इनपुट र आउटपुट पथहरूको लागि अलग-अलग घडीहरू (CK_IN र CK_OUT) सक्षम गर्दछ।

सम्बन्धित जानकारी

• पृष्ठ 12 मा इनपुट र आउटपुट बस उच्च र कम बिट्स
• दिशानिर्देश: पृष्ठ २३ मा माइग्रेट गरिएको आईपीमा datain_h र datain_l पोर्टहरू स्वैप गर्नुहोस्

प्याकिङ दर्ता गर्नुहोस्

GPIO IP कोरले तपाईंलाई क्षेत्र र स्रोतको उपयोग बचत गर्न परिधिमा दर्ता प्याक गर्न अनुमति दिन्छ।

तपाईंले फ्लिप फ्लपको रूपमा इनपुट र आउटपुट मार्गमा पूर्ण-दर DDIO कन्फिगर गर्न सक्नुहुन्छ। त्यसो गर्न, यो तालिकामा सूचीबद्ध .qsf असाइनमेन्टहरू थप्नुहोस्।

तालिका १२. प्याकिङ QSF असाइनमेन्टहरू दर्ता गर्नुहोस्

बाटो	QSF असाइनमेन्ट
इनपुट दर्ता प्याकिंग	QSF असाइनमेन्ट set_instance_assignment -नाम FAST_INPUT_REGISTER ON -to
आउटपुट दर्ता प्याकिंग	set_instance_assignment -नाम FAST_OUTPUT_REGISTER ON -to
आउटपुट सक्षम दर्ता प्याकिंग	set_instance_assignment -नाम FAST_OUTPUT_ENABLE_REGISTER ON -to

नोट: यी असाइनमेन्टहरूले दर्ता प्याकिङको ग्यारेन्टी गर्दैनन्। यद्यपि, यी असाइनमेन्टहरूले फिटरलाई कानुनी नियुक्ति फेला पार्न सक्षम गर्दछ। अन्यथा, फिटरले फ्लिप फ्लपलाई कोरमा राख्छ।

GPIO Intel FPGA IP समय

GPIO IP कोरको प्रदर्शन I/O अवरोधहरू र घडी चरणहरूमा निर्भर गर्दछ। तपाईंको GPIO कन्फिगरेसनको लागि समय प्रमाणित गर्न, Intel ले तपाईंलाई समय विश्लेषक प्रयोग गर्न सिफारिस गर्दछ।

सम्बन्धित जानकारी
इंटेल क्वार्टस प्राइम टाइमिङ विश्लेषक

समय अवयवहरू

GPIO IP कोर टाइमिङ कम्पोनेन्टहरू तीनवटा मार्गहरू हुन्छन्।

• I/O इन्टरफेस मार्गहरू - FPGA देखि बाह्य प्राप्त उपकरणहरू र बाह्य प्रसारण उपकरणहरू FPGA मा।
• डाटा र घडीको कोर इन्टरफेस मार्गहरू - I/O देखि कोर र कोरबाट I/O सम्म।
• स्थानान्तरण मार्गहरू - आधा-दर देखि पूर्ण-दर DDIO मा, र पूर्ण-दर देखि आधा-दर DDIO मा।

नोट: समय विश्लेषकले DDIO_IN र DDIO_OUT ब्लकहरू भित्रको बाटोलाई कालो बक्सको रूपमा व्यवहार गर्दछ।

चित्र 10. इनपुट पथ समय घटक

चित्र 11. आउटपुट पथ समय घटक

चित्र 12. आउटपुट पथ समय घटक सक्षम गर्नुहोस्

ढिलाइ तत्वहरू

Intel Quartus प्राइम सफ्टवेयरले I/O समय विश्लेषणमा ढिलाइलाई अधिकतम बनाउन ढिलाइ तत्वहरूलाई स्वचालित रूपमा सेट गर्दैन। समय बन्द गर्न वा ढिलाइलाई अधिकतम बनाउन, इन्टेल क्वार्टस प्राइम सेटिङहरूमा म्यानुअल रूपमा ढिलाइ तत्वहरू सेट गर्नुहोस्। file (.qsf)।

तालिका 13. ढिलाइ तत्वहरू .qsf असाइनमेन्टहरू

ढिलाइ तत्वहरू पहुँच गर्न .qsf मा यी असाइनमेन्टहरू निर्दिष्ट गर्नुहोस्।

ढिलाइ तत्व	.qsf असाइनमेन्ट
इनपुट ढिलाइ तत्व	मा सेट_इन्स्टेन्स_असाइनमेन्ट -नाम INPUT_DELAY_CHAIN ​​<0..63>
आउटपुट ढिलाइ तत्व	मा सेट_इन्स्टेन्स_असाइनमेन्ट -नाम OUTPUT_DELAY_CHAIN ​​<0..15>
आउटपुट सक्षम ढिलाइ तत्व	मा सेट_इन्स्टेन्स_असाइनमेन्ट -नाम OE_DELAY_CHAIN ​​<0..15>

समय विश्लेषण

Intel Quartus प्राइम सफ्टवेयरले स्वचालित रूपमा GPIO IP कोरको लागि SDC समय अवरोधहरू उत्पन्न गर्दैन। तपाईंले म्यानुअल रूपमा समय बाधाहरू प्रविष्ट गर्नुपर्छ।

समय दिशानिर्देशहरू पालना गर्नुहोस् र पूर्वampसमय विश्लेषकले I/O समयलाई सही रूपमा विश्लेषण गर्छ भनी सुनिश्चित गर्न।

• I/O इन्टरफेस पथहरूको लागि उचित समय विश्लेषण गर्न, .sdc मा प्रणाली घडी पिन विरुद्ध डाटा पिनहरूको प्रणाली स्तर बाधाहरू निर्दिष्ट गर्नुहोस्। file.
• कोर इन्टरफेस पथहरूको लागि उचित समय विश्लेषण गर्न, .sdc मा यी घडी सेटिङहरू परिभाषित गर्नुहोस्। file:
  - कोर रजिस्टरहरूमा घडी
  - साधारण दर्ता र DDIO मोडहरूको लागि I/O दर्ताहरूमा घडी

सम्बन्धित जानकारी
AN 433: स्रोत-सिंक्रोनस इन्टरफेसहरू अवरोध र विश्लेषण
स्रोत-सिंक्रोनस इन्टरफेसहरू अवरोध र विश्लेषणको लागि प्रविधिहरू वर्णन गर्दछ।

एकल डाटा दर इनपुट दर्ता

चित्र 13. एकल डाटा दर इनपुट दर्ता

तालिका 14. एकल डाटा दर इनपुट दर्ता .sdc आदेश उदाampलेस

आदेश	आदेश पूर्वample	विवरण
सिर्जना_ घडी	create_clock -name sdr_in_clk -period "100 MHz" sdr_in_clk	इनपुट घडीको लागि घडी सेटिङ सिर्जना गर्दछ।
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	0.15 ns इनपुट ढिलाइको साथ इनपुट I/O को समय विश्लेषण गर्न समय विश्लेषकलाई निर्देशन दिन्छ।

पूर्ण-दर वा आधा-दर DDIO इनपुट दर्ता

पूर्ण-दर र आधा-दर DDIO इनपुट दर्ताहरूको इनपुट पक्ष समान छन्। तपाईंले FPGA मा अफ-चिप ट्रान्समिटर मोडेल गर्न भर्चुअल घडी प्रयोग गरेर प्रणालीलाई ठीकसँग सीमित गर्न सक्नुहुन्छ।

चित्र 14. पूर्ण-दर वा आधा-दर DDIO इनपुट दर्ता

तालिका 15. पूर्ण-दर वा आधा-दर DDIO इनपुट दर्ता .sdc आदेश पूर्वampलेस

आदेश	आदेश पूर्वample	विवरण
सिर्जना_ घडी	create_clock -नाम भर्चुअल_घड़ी - अवधि "200 मेगाहर्ट्ज" सिर्जना_ घडी - नाम ddio_in_clk - अवधि "200 मेगाहर्ट्ज" ddio_in_clk	भर्चुअल घडी र DDIO घडीको लागि घडी सेटिङ सिर्जना गर्नुहोस्।
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock ०.२५ ddio_in_data	समय विश्लेषकलाई सकारात्मक घडीको किनारा र स्थानान्तरणको नकारात्मक घडीको किनारा विश्लेषण गर्न निर्देशन दिनुहोस्। दोस्रो set_input_delay आदेशमा -add_delay नोट गर्नुहोस्।
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	समय विश्लेषकलाई सकारात्मक घडीको किनारालाई नकारात्मक किनारा ट्रिगर गरिएको दर्तामा बेवास्ता गर्न निर्देशन दिनुहोस्, र नकारात्मक घडीको किनारलाई सकारात्मक किनारा ट्रिगर गरिएको दर्तामा बेवास्ता गर्नुहोस्। नोट: ck_hr आवृत्ति ck_fr आवृत्तिको आधा हुनुपर्छ। यदि I/O PLL ले घडीहरू चलाउँछ भने, तपाईंले derive_pll_clocks .sdc आदेश प्रयोग गर्न विचार गर्न सक्नुहुन्छ।

एकल डाटा दर आउटपुट दर्ता

चित्र 15. एकल डाटा दर आउटपुट दर्ता

तालिका 16. एकल डाटा दर आउटपुट दर्ता .sdc आदेश उदाampलेस

आदेश	आदेश पूर्वample	विवरण
create_clock र create_generated_clock	create_clock -नाम sdr_out_clk - अवधि "100 मेगाहर्ट्ज" sdr_out_clk create_generated_clock -स्रोत sdr_out_clk -नाम sdr_out_outclk sdr_out_outclk	प्रसारण गर्न स्रोत घडी र आउटपुट घडी उत्पन्न गर्नुहोस्।
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	प्रसारण गर्नको लागि आउटपुट घडी विरुद्ध प्रसारण गर्न आउटपुट डाटा विश्लेषण गर्न समय विश्लेषकलाई निर्देशन दिन्छ।

पूर्ण-दर वा आधा-दर DDIO आउटपुट दर्ता

पूर्ण-दर र आधा-दर DDIO आउटपुट रेजिस्टरहरूको आउटपुट पक्ष समान छन्।

तालिका 17. DDIO आउटपुट दर्ता .sdc आदेश उदाampलेस

आदेश	आदेश पूर्वample	विवरण
create_clock र create_generated_clock	सिर्जना_घड़ी -नाम ddio_out_fr_clk - अवधि "200 मेगाहर्ट्ज" ddio_out_fr_clk create_generated_clock -स्रोत ddio_out_fr_clk -नाम ddio_out_fr_outclk ddio_out_fr_outclk	DDIO मा घडीहरू र प्रसारण गर्न घडी उत्पन्न गर्नुहोस्।
set_output_delay	set_output_delay -clock ddio_out_fr_outclk ०.५५ ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk ०.५५ ddio_out_fr_data	आउटपुट घडी विरुद्ध सकारात्मक र नकारात्मक डेटा विश्लेषण गर्न समय विश्लेषकलाई निर्देशन दिनुहोस्।
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	टाइमिङ एनालाइजरलाई आउटपुट घडीको झर्ने किनाराको विरुद्धमा स्रोत घडीको बढ्दो किनारा र आउटपुट घडीको बढ्दो किनाराको विरुद्धमा स्रोत घडीको झर्ने किनारालाई बेवास्ता गर्न निर्देशन दिनुहोस्।

समय बन्द गर्ने दिशानिर्देशहरू

GPIO इनपुट रेजिस्टरहरूको लागि, यदि तपाईंले इनपुट ढिलाइ श्रृंखला सेट गर्नुभएन भने इनपुट I/O स्थानान्तरणले होल्ड टाइम असफल हुने सम्भावना हुन्छ। यो विफलता घडी ढिलाइ डाटा ढिलाइ भन्दा ठूलो भएको कारण हो।

होल्ड समय पूरा गर्न, इनपुट ढिलाइ श्रृंखला प्रयोग गरेर इनपुट डेटा पथमा ढिलाइ थप्नुहोस्। सामान्यतया, इनपुट ढिलाइ श्रृंखला 60 स्पीड ग्रेडमा प्रति चरण 1 ps वरपर हुन्छ। समय पार गर्नको लागि अनुमानित इनपुट ढिलाइ चेन सेटिङ प्राप्त गर्न, नकारात्मक होल्ड स्ल्याकलाई 60 ps ले विभाजन गर्नुहोस्।

यद्यपि, यदि I/O PLL ले GPIO इनपुट दर्ताहरू (सरल दर्ता वा DDIO मोड) को घडीहरू चलाउँछ भने, तपाईंले क्षतिपूर्ति मोडलाई स्रोत सिंक्रोनस मोडमा सेट गर्न सक्नुहुन्छ। फिटरले राम्रो सेटअपको लागि I/O PLL कन्फिगर गर्ने प्रयास गर्नेछ र इनपुट I/O समय विश्लेषणको लागि ढिलो होल्ड गर्नेछ।

GPIO आउटपुट र आउटपुट सक्षम रजिस्टरहरूको लागि, तपाईंले आउटपुट डेटा र घडीमा ढिलाइ थप्न सक्नुहुन्छ आउटपुट र आउटपुट सक्षम ढिलाइ चेनहरू प्रयोग गरेर।

• यदि तपाइँ सेटअप समय उल्लङ्घन देख्नुहुन्छ भने, तपाइँ आउटपुट घडी ढिलाइ चेन सेटिङ बढाउन सक्नुहुन्छ।
• यदि तपाइँ होल्ड टाइम उल्लङ्घन देख्नुहुन्छ भने, तपाइँ आउटपुट डेटा ढिलाइ चेन सेटिङ बढाउन सक्नुहुन्छ।

GPIO Intel FPGA IP डिजाइन पूर्वampलेस

GPIO IP कोरले डिजाइन पूर्व उत्पन्न गर्न सक्छampप्यारामिटर सम्पादकमा तपाईंको आईपी कन्फिगरेसनसँग मेल खान्छ। तपाइँ यी डिजाइनहरू प्रयोग गर्न सक्नुहुन्छ पूर्वamples IP कोर र सिमुलेशनमा अपेक्षित व्यवहार इन्स्ट्यान्टियट गर्न सन्दर्भको रूपमा।

तपाईं डिजाइन पूर्व उत्पन्न गर्न सक्नुहुन्छampGPIO IP कोर प्यारामिटर सम्पादकबाट। तपाईंले चाहनुभएको प्यारामिटरहरू सेट गरेपछि, क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन। आईपी ​​कोरले डिजाइन पूर्व उत्पन्न गर्दछampस्रोत fileतपाईंले निर्दिष्ट गर्नुभएको डाइरेक्टरीमा s।

चित्र 16. स्रोत Fileजेनरेट गरिएको डिजाइनमा एसampले निर्देशिका

नोट: .qsys files डिजाइनको समयमा आन्तरिक प्रयोगको लागि होampले पुस्ता मात्र। तपाईंले यी .qsys सम्पादन गर्न सक्नुहुन्न files.

GPIO IP कोर सिन्थेसाइजेबल इंटेल क्वार्टस प्राइम डिजाइन पूर्वample

संश्लेषण योग्य डिजाइन पूर्वample एक संकलन-तयार प्लेटफर्म डिजाइनर प्रणाली हो जुन तपाईंले Intel Quartus प्राइम प्रोजेक्टमा समावेश गर्न सक्नुहुन्छ।

डिजाइन उत्पादन र प्रयोग गर्दै पूर्वample

संश्लेषणयोग्य इंटेल क्वार्टस प्राइम डिजाइन उत्पन्न गर्न पूर्वampले स्रोतबाट files, डिजाइन पूर्वमा निम्न आदेश चलाउनुहोस्ampले डाइरेक्टरी:

quartus_sh -t make_qii_design.tcl

प्रयोग गर्नको लागि सही उपकरण निर्दिष्ट गर्न, निम्न आदेश चलाउनुहोस्:

quartus_sh -t make_qii_design.tcl [device_name]

TCL लिपिले ed_synth.qpf परियोजना समावेश गर्ने qii डाइरेक्टरी सिर्जना गर्दछ file। तपाईं Intel Quartus प्राइम सफ्टवेयरमा यो परियोजना खोल्न र कम्पाइल गर्न सक्नुहुन्छ।

GPIO IP कोर सिमुलेशन डिजाइन पूर्वample

सिमुलेशन डिजाइन पूर्वample ले तपाइँको GPIO IP कोर प्यारामिटर सेटिङहरू सिमुलेशन ड्राइभरमा जडान गरिएको IP उदाहरण निर्माण गर्न प्रयोग गर्दछ। ड्राइभरले अनियमित ट्राफिक उत्पन्न गर्दछ र आन्तरिक रूपमा बाहिर जाने डाटाको वैधता जाँच गर्दछ।

डिजाइन प्रयोग गर्दै पूर्वampले, तपाईले प्रयोग गर्नुहुने सिमुलेटरको आधारमा तपाईले एकल आदेश प्रयोग गरेर सिमुलेशन चलाउन सक्नुहुन्छ। सिमुलेशनले तपाइँ कसरी GPIO IP कोर प्रयोग गर्न सक्नुहुन्छ भनेर देखाउँछ।

डिजाइन उत्पादन र प्रयोग गर्दै पूर्वample

सिमुलेशन डिजाइन उत्पन्न गर्न पूर्वampले स्रोतबाट fileभेरिलोग सिम्युलेटरको लागि, डिजाइन पूर्वमा निम्न आदेश चलाउनुहोस्ampले डाइरेक्टरी:

quartus_sh -t make_sim_design.tcl

सिमुलेशन डिजाइन उत्पन्न गर्न पूर्वampले स्रोतबाट files एक VHDL सिम्युलेटरको लागि, डिजाइन पूर्वमा निम्न आदेश चलाउनुहोस्ampले डाइरेक्टरी:

quartus_sh -t make_sim_design.tcl VHDL

TCL स्क्रिप्टले एउटा सिम डाइरेक्टरी सिर्जना गर्छ जसमा उपनिर्देशिकाहरू समावेश हुन्छन् — प्रत्येक समर्थित सिमुलेशन उपकरणको लागि। तपाइँ प्रत्येक सिमुलेशन उपकरणको लागि सम्बन्धित निर्देशिकाहरूमा लिपिहरू फेला पार्न सक्नुहुन्छ।

Arria V, Cyclone V, र Stratix V यन्त्रहरूको लागि IP माइग्रेसन प्रवाह

IP माइग्रेसन प्रवाहले तपाईंलाई Arria V, Cyclone V, र Stratix V यन्त्रहरूको ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, र ALTIOBUF IP कोरहरूलाई Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरूको GPIO IP कोरमा स्थानान्तरण गर्न अनुमति दिन्छ।

यो IP माइग्रेसन प्रवाहले GPIO IP कोरलाई ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, र ALTIOBUF IP कोरहरूको सेटिङहरू मिलाउन कन्फिगर गर्छ, जसले तपाईंलाई IP कोर पुन: उत्पन्न गर्न अनुमति दिन्छ।

नोट: केहि आईपी कोरहरूले विशिष्ट मोडहरूमा मात्र आईपी माइग्रेसन प्रवाह समर्थन गर्दछ। यदि तपाइँको आईपी कोर समर्थित नभएको मोडमा छ भने, तपाइँले GPIO IP कोरको लागि IP प्यारामिटर सम्पादक चलाउन र IP कोर म्यानुअल रूपमा कन्फिगर गर्न आवश्यक पर्दछ।

तपाईंको ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, र ALTIOBUF आईपी कोरहरू माइग्रेट गर्दै

तपाईको ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, र ALTIOBUF IP कोरहरूलाई GPIO Intel FPGA IP IP कोरमा स्थानान्तरण गर्न, यी चरणहरू पालना गर्नुहोस्:

1. IP प्यारामिटर सम्पादकमा आफ्नो ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, वा ALTIOBUF IP कोर खोल्नुहोस्।
2. मा हाल चयन गरिएको उपकरण परिवार, चयन गर्नुहोस् इंटेल एरिया 10 or इंटेल चक्रवात १० GX.
3. क्लिक गर्नुहोस् समाप्त गर्नुहोस् GPIO IP प्यारामिटर सम्पादक खोल्न।
   IP प्यारामिटर सम्पादकले GPIO IP कोर सेटिङहरूलाई ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, वा ALTIOBUF कोर सेटिङहरू जस्तै कन्फिगर गर्दछ।
4. यदि त्यहाँ दुई बीच कुनै असंगत सेटिङहरू छन् भने, चयन गर्नुहोस् नयाँ समर्थित सेटिङहरू.
5. क्लिक गर्नुहोस् समाप्त गर्नुहोस् आईपी ​​कोर पुन: उत्पन्न गर्न।
6. RTL मा आफ्नो ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, वा ALTIOBUF IP कोर इन्स्ट्यान्टिएसनलाई GPIO IP कोरसँग बदल्नुहोस्।

नोट: GPIO IP कोर पोर्ट नामहरू ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, वा ALTIOBUF IP कोर पोर्ट नामहरूसँग मेल खाँदैन। त्यसकारण, इन्स्ट्यान्टेशनमा IP कोर नाम मात्र परिवर्तन गर्नु पर्याप्त नहुन सक्छ।

सम्बन्धित जानकारी
पृष्ठ 12 मा इनपुट र आउटपुट बस उच्च र कम बिट्स

दिशानिर्देश: माइग्रेट गरिएको IP मा datain_h र datain_l पोर्टहरू स्वैप गर्नुहोस्

जब तपाइँ तपाइँको GPIO IP अघिल्लो यन्त्रहरू बाट GPIO IP कोर मा स्थानान्तरण गर्नुहुन्छ, तपाइँ खोल्न सक्नुहुन्छ लिगेसी शीर्ष-स्तर पोर्ट नामहरू प्रयोग गर्नुहोस् GPIO IP कोर प्यारामिटर सम्पादकमा विकल्प। यद्यपि, GPIO IP कोरमा यी पोर्टहरूको व्यवहार Stratix V, Arria V, र Cyclone V यन्त्रहरूका लागि प्रयोग गरिने IP कोरहरूमा भन्दा फरक छ।

GPIO IP कोरले यी पोर्टहरूलाई यी घडी किनारहरूमा आउटपुट दर्ताहरूमा ड्राइभ गर्दछ:

• datain_h — आउट क्लकको बढ्दो किनारामा
• datain_l — आउटक्लको खस्ने किनारामा

यदि तपाईंले Stratix V, Arria V, र Cyclone V यन्त्रहरूबाट आफ्नो GPIO IP माइग्रेट गर्नुभयो भने, तपाईंले GPIO IP कोरद्वारा उत्पन्न IP इन्स्ट्यान्टिएट गर्दा datain_h र datain_l पोर्टहरू स्वैप गर्नुहोस्।

सम्बन्धित जानकारी
पृष्ठ 12 मा इनपुट र आउटपुट बस उच्च र कम बिट्स

GPIO Intel FPGA IP प्रयोगकर्ता गाइड अभिलेख

IP संस्करणहरू इन्टेल क्वार्टस प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू v19.1 सम्म उस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछिको, IP कोरहरूमा नयाँ IP संस्करण योजना छ।

यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

आईपी ​​कोर संस्करण	प्रयोगकर्ता गाइड
20.0.0	GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू
19.3.0	GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू
19.3.0	GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू
18.1	GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू
18.0	GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू
17.1	Intel FPGA GPIO IP कोर प्रयोगकर्ता गाइड
17.0	Altera GPIO IP कोर प्रयोगकर्ता गाइड
16.1	Altera GPIO IP कोर प्रयोगकर्ता गाइड
16.0	Altera GPIO IP कोर प्रयोगकर्ता गाइड
14.1	Altera GPIO मेगाफंक्शन प्रयोगकर्ता गाइड
13.1	Altera GPIO मेगाफंक्शन प्रयोगकर्ता गाइड

GPIO Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास: Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरू

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2021.07.15	21.2	20.0.0	रेखाचित्र अपडेट गरियो जसले सरलीकृत देखाउँछ view एकल-समाप्त GPIO इनपुट मार्गको डाउट[0] बाट डाउट[3] र डाउट[3] मा डाउट[0] अद्यावधिक गर्न।
2021.03.29	21.1	20.0.0	GPIO IP संस्करण नम्बर 20.0.0 मा अद्यावधिक गरियो।
2021.03.12	20.4	19.3.0	GPIO IP ले बढ्दो किनारामा datain_h र झर्ने किनारामा datain_l चलाउँछ भनेर निर्दिष्ट गर्न IP माइग्रेसन दिशानिर्देशन अद्यावधिक गरियो।
2019.10.01	19.3	19.3.0	ढिलाइ तत्वहरूको बारेमा शीर्षकमा .qsf असाइनमेन्ट कोडहरूमा टाइपोग्राफिकल त्रुटि सच्याइयो।
2019.03.04	18.1	18.1	इनपुट मार्गको बारेमा विषयहरूमा, र आउटपुट र आउटपुट सक्षम मार्गहरू: GPIO Intel FPGA IP ले द्विदिशात्मक पिनहरूको गतिशील क्यालिब्रेसन समर्थन गर्दैन भनेर निर्दिष्ट गर्न शीर्षकहरूमा टिप्पणीहरू सुधार गर्यो। समानान्तर इन्टरफेसहरूका लागि PHY लाइटमा लिङ्कहरू थपियो Intel FPGA IP कोर प्रयोगकर्ता गाइड: Intel Stratix 10, Intel Arria 10, र Intel Cyclone 10 GX यन्त्रहरू द्विदिशात्मक पिनहरूको लागि गतिशील क्यालिब्रेसन आवश्यक पर्ने अनुप्रयोगहरूको बारेमा थप जानकारीको लागि।
2018.08.28	18.0	18.0	कागजातलाई Intel FPGA GPIO IP कोर प्रयोगकर्ता गाइडबाट GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरूमा पुनः शीर्षक दिइयो। Intel Stratix 10 GPIO IP प्रयोगकर्ता गाइडमा लिङ्क थपियो।  IP लाई "Intel FPGA GPIO" बाट "GPIO Intel FPGA IP" मा पुन: नामाकरण गरियो।  "clk_fr" र "clk_hr" लाई "ck_fr" र "ck_hr" को सही उदाहरणहरू।  वास्तविक IP कोर संकेत नामहरू देखाउन GPIO IP इनपुट पथ र आउटपुट पथ रेखाचित्रहरू अद्यावधिक गरियो।

मिति	संस्करण	परिवर्तनहरू
नोभेम्बर २०२३	2017.11.06	Intel Cyclone 10 GX उपकरणहरूको लागि समर्थन थपियो। GPIO IP कोरमा सिग्नल नामहरू मिलाउनका लागि सङ्केत नामहरू अंकहरूमा अद्यावधिक गरियो। आउटपुट पथ तरंगरूप थपियो। "Altera GPIO IP core" लाई "Intel FPGA GPIO IP कोर" मा पुन: नामाकरण गरियो। "Altera IOPLL IP core" लाई "Intel FPGA IOPLL IP कोर" मा पुन: नामाकरण गरियो। "TimeQuest समय विश्लेषक" लाई "समय विश्लेषक" मा पुन: नामाकरण गरियो। "Qsys" लाई "प्लेटफर्म डिजाइनर" मा पुन: नामाकरण गरियो। स्पष्ट छ कि ASET र ACLR संकेत सक्रिय उच्च छन्।
मे १९४२	2017.05.08	का लागि सर्तहरू निर्दिष्ट गर्न GPIO बफर प्यारामिटरहरू सूचीबद्ध गर्ने तालिका अपडेट गरियो बस-होल्ड सर्किटरी प्रयोग गर्नुहोस् प्यारामिटर विकल्प। Intel को रूपमा पुन: ब्रान्ड गरिएको।
अक्टोबर २०२२	2016.10.31	इनपुट पथ तरंगरूप अपडेट गरियो। डिन र डाउट बसहरूमा उच्च र निम्न बिटहरू वर्णन गर्ने विषय थपियो।
अगस्त २०२३	2016.08.05	GPIO IP कोरमा गतिशील OCT समर्थनको बारेमा टिप्पणीहरू थपियो। सटीकता र स्पष्टता सुधार गर्न प्यारामिटर सेटिङहरूको बारेमा विषय अद्यावधिक गरियो। डिजाइन पूर्व उत्पन्न गर्ने बारे खण्ड अद्यावधिक गरियोample। तपाईंले Stratix V, Arria V, र Cyclone V यन्त्रहरूबाट GPIO IP कोरमा माइग्रेट गर्दा लिगेसी पोर्टहरूको व्यवहारको बारेमा दिशानिर्देश विषय थपियो। स्पष्टता सुधार गर्न र सन्दर्भको सजिलोको लागि कागजातलाई पुन: लेख्नुहोस् र पुनर्संरचना गर्नुहोस्। Quartus II को Quartus Prime मा परिवर्तन गरियो।
अगस्त २०२३	2014.08.18	समय जानकारी थपियो। दर्ता प्याकिङ जानकारी थपियो। थपियो लिगेसी शीर्ष-स्तर पोर्ट नामहरू प्रयोग गर्नुहोस् प्यारामिटर। यो नयाँ प्यारामिटर हो। दर्ता प्याकिङ जानकारी थपियो। मेगाफंक्शन शब्दलाई IP कोरसँग प्रतिस्थापन गरियो।
नोभेम्बर २०२३	2013.11.29	प्रारम्भिक रिलीज।

प्रतिक्रिया पठाउनुहोस्

GPIO Intel FPGA IP प्रयोगकर्ता गाइड: Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरू

कागजातहरू / स्रोतहरू

intel GPIO Intel FPGA IP [pdf] प्रयोगकर्ता गाइड GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका