HDMI Arria 10 FPGA IP डिजाइन पूर्वample
प्रयोगकर्ता गाइडHDMI Intel® Arria 10 FPGA IP
डिजाइन पूर्वampले प्रयोगकर्ता गाइड
Intel®Quartus® को लागि अद्यावधिक गरियो
प्राइम डिजाइन सुइट: 22.4
IP संस्करण: 19.7.1

HDMI Intel® FPGA IP डिजाइन पूर्वampIntel® Arria® 10 उपकरणहरूको लागि द्रुत सुरुवात गाइड

HDMI Intel® 10 उपकरणहरूले एक सिमुलेटिंग टेस्टबेन्च र एक हार्डवेयर डिजाइन सुविधा दिन्छ जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ।
FPGA IP डिजाइन पूर्वampLe Intel Arria® को लागि
HDMI Intel FPGA IP ले निम्न डिजाइन पूर्व प्रदान गर्दछamples:

• HDMI 2.1 RX-TX रिट्रान्समिट डिजाइन निश्चित दर लिङ्क (FRL) मोड सक्षम गरिएको छ
• HDMI 2.0 RX-TX रिट्रान्समिट डिजाइन FRL मोड असक्षम गरिएको छ
• HDMI 2.0 डिजाइनमा HDCP

नोट: HDCP सुविधा Intel® Quartus Prime Pro Edition सफ्टवेयरमा समावेश गरिएको छैन।
HDCP सुविधा पहुँच गर्न, Intel मा सम्पर्क गर्नुहोस् https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
जब तपाइँ एक डिजाइन पूर्व उत्पन्न गर्नुहुन्छampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ।
चित्र 1. विकास चरणहरूसम्बन्धित जानकारी
HDMI Intel FPGA IP प्रयोगकर्ता गाइड
१.२। डिजाइन उत्पन्न गर्दै
डिजाइन पूर्व उत्पन्न गर्न Intel Quartus प्राइम सफ्टवेयरमा HDMI Intel FPGA IP प्यारामिटर सम्पादक प्रयोग गर्नुहोस्।ampलेस। इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
Nios बाट सुरु गर्दै® Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण 19.2 र Intel Quartus Prime Standard Edition सफ्टवेयर संस्करण 19.1 मा II EDS, Intel ले Nios II EDS को Windows* संस्करणमा Cygwin कम्पोनेन्ट हटाएको छ, यसलाई Windows* Linux (WSL) को लागि सबसिस्टमको साथ प्रतिस्थापन गरेको छ। यदि तपाइँ Windows* प्रयोगकर्ता हुनुहुन्छ भने, तपाइँले तपाइँको डिजाइन पूर्व उत्पन्न गर्नु अघि WSL स्थापना गर्न आवश्यक छample।
चित्र ३. डिजाइन प्रवाह उत्पन्न गर्दै

1. Intel Arria 10 उपकरण परिवारलाई लक्षित गर्दै एउटा परियोजना सिर्जना गर्नुहोस् र इच्छित उपकरण चयन गर्नुहोस्।
2. IP क्याटलगमा, इन्टरफेस प्रोटोकलहरू पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस् ➤ अडियो र भिडियो ➤ HDMI Intel FPGA IP। नयाँ आईपी संस्करण वा नयाँ आईपी भिन्नता विन्डो देखिन्छ।
3. तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको ip वा .qsys।
4. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
5. IP ट्याबमा, TX र RX दुवैका लागि चाहिने प्यारामिटरहरू कन्फिगर गर्नुहोस्।
6. HDMI 2.1 डिजाइन पूर्व उत्पन्न गर्न समर्थन FRL प्यारामिटर खोल्नुहोस्ampFRL मोडमा। HDMI 2.0 डिजाइन पूर्व उत्पन्न गर्न यसलाई बन्द गर्नुहोस्ample FRL बिना।
7. डिजाइन मा पूर्वample ट्याबमा, Arria 10 HDMI RX-TX Retransmit चयन गर्नुहोस्।
8. टेस्टबेन्च उत्पन्न गर्न सिमुलेशन चयन गर्नुहोस्, र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस चयन गर्नुहोस्।ample. तपाईंले डिजाइन पूर्व उत्पन्न गर्न यी विकल्पहरू मध्ये कम्तिमा एउटा चयन गर्नुपर्छample files यदि तपाइँ दुबै चयन गर्नुहुन्छ भने, जेनेरेशन समय लामो छ।
9. उत्पन्न को लागी File ढाँचा, Verilog वा VHDL चयन गर्नुहोस्।
10. लक्ष्य विकास किटको लागि, Intel Arria 10 GX FPGA विकास किट चयन गर्नुहोस्। यदि तपाईंले विकास किट चयन गर्नुभयो भने, त्यसपछि लक्षित यन्त्र (चरण 4 मा चयन गरिएको) लक्ष्य बोर्डमा यन्त्रसँग मिलाउन परिवर्तन हुन्छ। Intel Arria 10 GX FPGA विकास किटको लागि, पूर्वनिर्धारित उपकरण 10AX115S2F4I1SG हो।
11. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन।

सम्बन्धित जानकारी
Windows* OS मा Linux* (WSL) को लागि Windows* सबसिस्टम कसरी स्थापना गर्ने?
१.४। डिजाइन अनुकरण गर्दै
HDMI testbench ले TX उदाहरणबाट RX उदाहरणमा क्रमिक लुपब्याक डिजाइनको अनुकरण गर्दछ। आन्तरिक भिडियो ढाँचा जनरेटर, अडियो एसample जेनेरेटर, साइडब्यान्ड डाटा जेनेरेटर, र सहायक डाटा जेनेरेटर मोड्युलहरूले HDMI TX उदाहरण ड्राइभ गर्दछ र TX उदाहरणबाट सिरियल आउटपुट testbench मा RX उदाहरणमा जडान हुन्छ।
चित्र ४. डिजाइन सिमुलेशन प्रवाह

1. इच्छित सिमुलेशन फोल्डरमा जानुहोस्।
2. आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ।
3. परिणामहरू विश्लेषण गर्नुहोस्।

तालिका १। सिमुलेशन चलाउनका लागि चरणहरू

सिमुलेटर	कार्य निर्देशिका	निर्देशनहरू
रिभिएरा-प्रो*	/simulation/aldec	आदेश रेखामा, टाइप गर्नुहोस्
		vsim -c -do aldec.do
मोडेलसिम*	/सिमुलेशन/निर्देशक	आदेश रेखामा, टाइप गर्नुहोस्
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	आदेश रेखामा, टाइप गर्नुहोस्
		स्रोत vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	आदेश रेखामा, टाइप गर्नुहोस्
		स्रोत vcsmx_sim.sh
Xcelium* समानान्तर	/simulation/xcelium	आदेश रेखामा, टाइप गर्नुहोस्
		स्रोत xcelium_sim.sh

एक सफल सिमुलेशन निम्न सन्देश संग समाप्त हुन्छ:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = ०
# BPP = ०
# AUDIO_FREQUENCY (kHz) = ४८
# अडियो_ च्यानल = ८
# सिमुलेशन पास
१.५ डिजाइन संकलन र परीक्षण

हार्डवेयर पूर्व मा एक प्रदर्शन परीक्षण कम्पाइल र चलाउनampडिजाइन, यी चरणहरू पालना गर्नुहोस्:

1. हार्डवेयर पूर्व सुनिश्चित गर्नुहोस्ampले डिजाइन उत्पादन पूरा भयो।
2. Intel Quartus प्राइम सफ्टवेयर लन्च गर्नुहोस् र .qpf खोल्नुहोस् file.
   • HDMI 2.1 डिजाइन पूर्वampसमर्थन FRL सक्षम भएकोले: परियोजना निर्देशिका/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 डिजाइन पूर्वample समर्थन FRL असक्षम गरिएको: अनुमानित irectory/quartus/a10_hdmi2_demo.qpf
3. क्लिक गर्नुहोस् प्रशोधन ➤ संकलन सुरु गर्नुहोस्।
4. सफल संकलन पछि, एक .sof file क्वार्टस/आउटपुटमा उत्पन्न हुनेछ_files निर्देशिका।
5. अन-बोर्ड FMC पोर्ट B (J2) मा जडान गर्नुहोस्:
   • HDMI 2.1 डिजाइन पूर्वample समर्थन FRL सक्षम गरिएको: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   नोट: तपाईं आफ्नो Bitec HDMI छोरी कार्डको संशोधन चयन गर्न सक्नुहुन्छ। डिजाइन अन्तर्गत पूर्वample ट्याब, HDMI Daughter Card Revision लाई या त रिभिजन 9, रिभिजन वा नो बेटी कार्डमा सेट गर्नुहोस्। पूर्वनिर्धारित मान संशोधन 9 हो।
   • HDMI 2.0 डिजाइन पूर्वample समर्थन FRL असक्षम गरिएको: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Bitec FMC छोरी कार्डको TX (P1) लाई बाह्य भिडियो स्रोतमा जडान गर्नुहोस्।
7. Bitec FMC छोरी कार्डको RX (P2) लाई बाह्य भिडियो सिङ्क वा भिडियो विश्लेषकमा जडान गर्नुहोस्।
8. विकास बोर्डमा भएका सबै स्विचहरू पूर्वनिर्धारित स्थितिमा छन् भनी सुनिश्चित गर्नुहोस्।
9. उत्पन्न गरिएको .sof प्रयोग गरी विकास बोर्डमा चयन गरिएको Intel Arria 10 उपकरण कन्फिगर गर्नुहोस्। file (उपकरणहरू ➤ प्रोग्रामर)।
10. विश्लेषकले स्रोतबाट उत्पन्न भिडियो प्रदर्शन गर्नुपर्छ।

सम्बन्धित जानकारी
Intel Arria 10 FPGA विकास किट प्रयोगकर्ता गाइड
१.४। HDMI इंटेल FPGA IP डिजाइन पूर्वampमापदण्डहरू
तालिका १।
HDMI इंटेल FPGA IP डिजाइन पूर्वampIntel Arria 10 उपकरणहरूको लागि ले प्यारामिटरहरू यी विकल्पहरू Intel Arria 10 उपकरणहरूका लागि मात्र उपलब्ध छन्।

प्यारामिटर	मूल्य	विवरण
उपलब्ध डिजाइन पूर्वample
डिजाईन चयन गर्नुहोस्	Arria 10 HDMI RX-TX रिट्रान्समिट	डिजाइन पूर्व चयन गर्नुहोस्ampले उत्पन्न गर्न।

डिजाइन पूर्वample Files
सिमुलेशन	खुला बन्द	आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileसिमुलेशन testbench को लागि s।
संश्लेषण	खुला बन्द	आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileइंटेल क्वार्टस प्राइम संकलन र हार्डवेयर प्रदर्शनको लागि।

उत्पन्न HDL ढाँचा
उत्पन्न गर्नुहोस् File ढाँचा	Verilog, VHDL	उत्पन्न डिजाइन पूर्वको लागि आफ्नो मनपर्ने HDL ढाँचा चयन गर्नुहोस्ample fileसेट। नोट: यो विकल्पले उत्पन्न शीर्ष स्तर IP को लागि ढाँचा मात्र निर्धारण गर्दछ files अन्य सबै files (उदाहरणका लागिample testbenches र शीर्ष स्तर files हार्डवेयर प्रदर्शनका लागि) Verilog HDL ढाँचामा छन्

लक्ष्य विकास किट
बोर्ड चयन गर्नुहोस्	विकास किट छैन,	लक्षित डिजाइन पूर्वको लागि बोर्ड चयन गर्नुहोस्ample।
	Arria 10 GX FPGA विकास किट, अनुकूलन विकास किट	• कुनै विकास किट छैन: यो विकल्पले डिजाइन पूर्वका लागि सबै हार्डवेयर पक्षहरू समावेश गर्दैनample। IP कोरले सबै पिन असाइनमेन्टहरू भर्चुअल पिनहरूमा सेट गर्दछ। • Arria 10 GX FPGA विकास किट: यो विकल्पले यस विकास किटमा रहेको यन्त्रसँग मेल खाने परियोजनाको लक्षित यन्त्रलाई स्वचालित रूपमा चयन गर्छ। तपाईं प्रयोग गरेर लक्षित उपकरण परिवर्तन गर्न सक्नुहुन्छ लक्ष्य यन्त्र परिवर्तन गर्नुहोस् यदि तपाइँको बोर्ड परिमार्जनमा फरक यन्त्र संस्करण छ भने प्यारामिटर। आईपी ​​कोरले विकास किट अनुसार सबै पिन असाइनमेन्टहरू सेट गर्दछ।
		• अनुकूलन विकास किट: यो विकल्पले डिजाइन पूर्व अनुमति दिन्छampएक Intel FPGA को साथ तेस्रो पक्ष विकास किटमा परीक्षण गरिनेछ। तपाईंले आफैंमा पिन असाइनमेन्टहरू सेट गर्न आवश्यक हुन सक्छ।

लक्ष्य उपकरण
लक्ष्य यन्त्र परिवर्तन गर्नुहोस्	खुला बन्द	यो विकल्प खोल्नुहोस् र विकास किटको लागि मनपर्ने उपकरण संस्करण चयन गर्नुहोस्।

HDMI 2.1 डिजाइन पूर्वample (समर्थन FRL = 1)

HDMI 2.1 डिजाइन पूर्वampFRL मोडमा ले चार RX च्यानलहरू र चार TX च्यानलहरू समावेश गरी एउटा HDMI उदाहरण समानान्तर लूपब्याक देखाउँछ।
तालिका 3. HDMI 2.1 डिजाइन पूर्वampLe Intel Arria 10 उपकरणहरूको लागि

डिजाइन पूर्वample	डाटा दर	च्यानल मोड	लुपब्याक प्रकार
Arria 10 HDMI RX-TX रिट्रान्समिट	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	सिम्प्लेक्स	FIFO बफरसँग समानान्तर

सुविधाहरू

• डिजाइनले FIFO बफरहरूलाई HDMI 2.1 सिंक र स्रोत बीचको प्रत्यक्ष HDMI भिडियो स्ट्रिम पासथ्रु प्रदर्शन गर्न इन्स्ट्यान्टियट गर्छ।
• डिजाईन चल्ने समयमा FRL मोड र TMDS मोड बीच स्विच गर्न सक्षम छ।
• प्रारम्भिक डिबगिङको लागि डिजाइनले एलईडी स्थिति प्रयोग गर्दछtage.
• डिजाइन HDMI RX र TX उदाहरणहरूसँग आउँछ।
• डिजाइनले RX-TX लिङ्क मोड्युलमा Dynamic Range and Mastering (HDR) InfoFrame को सम्मिलन र फिल्टरिङ प्रदर्शन गर्दछ।
• डिजाइनले TX मा जडान भएको सिङ्क र RX मा जोडिएको स्रोत बीचको FRL दरलाई वार्ता गर्छ। डिजाईन पूर्वनिर्धारित कन्फिगरेसनमा बाह्य सिंकबाट अन-बोर्ड RX मा EDID मार्फत जान्छ। Nios II प्रोसेसरले TX मा जडान भएको सिङ्कको क्षमतामा लिङ्क आधारलाई वार्ता गर्दछ। तपाईले TX र RX FRL क्षमताहरूलाई म्यानुअल रूपमा नियन्त्रण गर्नको लागि user_dipsw अन-बोर्ड स्विच टगल गर्न सक्नुहुन्छ।
• डिजाइनमा धेरै डिबगिङ सुविधाहरू समावेश छन्।
  RX उदाहरणले बाहिरी भिडियो जेनेरेटरबाट भिडियो स्रोत प्राप्त गर्छ, र डेटा TX उदाहरणमा पठाउनु अघि लुपब्याक FIFO मार्फत जान्छ। तपाईंले कार्यक्षमता प्रमाणित गर्नको लागि TX कोरमा HDMI जडान भएको बाह्य भिडियो विश्लेषक, मोनिटर, वा टेलिभिजन जडान गर्न आवश्यक छ।

२.१। HDMI 2.1 RX-TX रिट्रान्समिट डिजाइन ब्लक रेखाचित्र
HDMI RX-TX रिट्रान्समिट डिजाइन पूर्वample समर्थन FRL सक्षम भएको HDMI 2.1 को लागि सिम्प्लेक्स च्यानल मोडमा समानान्तर लूपब्याक प्रदर्शन गर्दछ।
चित्र 4. HDMI 2.1 RX-TX रिट्रान्समिट ब्लक रेखाचित्र२.२। RX-मात्र वा TX-मात्र डिजाइन सिर्जना गर्दैns
उन्नत प्रयोगकर्ताहरूका लागि, तपाईंले TX- वा RX-मात्र डिजाइन सिर्जना गर्न HDMI 2.1 डिजाइन प्रयोग गर्न सक्नुहुन्छ।
चित्र 5. RX-मात्र वा TX-मात्र डिजाइनको लागि आवश्यक अवयवहरूRX- वा TX-मात्र कम्पोनेन्टहरू प्रयोग गर्न, डिजाइनबाट अप्रासंगिक ब्लकहरू हटाउनुहोस्।
तालिका 4. RX-मात्र र TX-मात्र डिजाइन आवश्यकताहरू

प्रयोगकर्ता आवश्यकताहरू	संरक्षण गर्नुहोस्	हटाउनुहोस्	थप्नुहोस्
HDMI RX मात्र	RX शीर्ष	• TX शीर्ष • RX-TX लिङ्क • CPU उपप्रणाली • ट्रान्सीभर आर्बिटर	–
HDMI TX मात्र	• TX शीर्ष • CPU उप-प्रणाली	• RX शीर्ष • RX-TX लिङ्क • ट्रान्ससिभर आर्बिटर	भिडियो प्याटर्न जेनरेटर (कस्टम मोड्युल वा भिडियो र छवि प्रशोधन (VIP) सुइटबाट उत्पन्न)

RTL परिवर्तनहरू बाहेक, तपाईंले main.c लिपि पनि सम्पादन गर्न आवश्यक छ।
• HDMI TX-मात्र डिजाइनहरूका लागि, निम्न लाइनहरू हटाएर HDMI RX लक स्थितिको लागि पर्खनुहोस् र प्रतिस्थापन गर्नुहोस्।
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
जबकि (rx_hdmi_lock == ०) {
यदि (check_hpd_isr()) { ब्रेक; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx लक भएपछि Tx पुन: कन्फिग गर्नुहोस्
यदि (rx_hdmi_lock == 1) {
यदि (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} अरु {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• HDMI RX-मात्र डिजाइनहरूको लागि, main.c स्क्रिप्टमा निम्न लाइनहरू मात्र राख्नुहोस्:
REDRIVER_INIT();
hdmi_rx_init();
१.१। हार्डवेयर र सफ्टवेयर आवश्यकताहरू
Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्दछample।
हार्डवेयर

• Intel Arria 10 GX FPGA विकास किट
• HDMI 2.1 स्रोत (क्वान्टम डाटा 980 48G जेनरेटर)
• HDMI 2.1 सिंक (क्वान्टम डाटा 980 48G विश्लेषक)
• Bitec HDMI FMC 2.1 छोरी कार्ड (संशोधन 9)
• HDMI 2.1 कोटी 3 केबलहरू (Belkin 48Gbps HDMI 2.1 केबलसँग परीक्षण गरिएको)

सफ्टवेयर

• इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करण 20.1

२.१। निर्देशिका संरचना
डाइरेक्टरीहरूले उत्पन्न भएको समावेश गर्दछ files HDMI Intel FPGA IP डिजाइन पूर्वको लागिample।
चित्र ४. डिजाइन पूर्वको लागि निर्देशिका संरचनाampleतालिका 5. उत्पन्न RTL Files

फोल्डरहरू	Files/सबफोल्डरहरू
सामान्य	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
जीएक्सबी	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

तालिका 6. उत्पन्न सिमुलेशन Files
सन्दर्भ गर्नुहोस् सिमुलेशन टेस्टबेन्च थप जानकारीको लागि खण्ड

फोल्डरहरू	Files
एल्डेक	/aldec.do
	/rivierapro_setup.tcl
ताल	/cds.lib
	/hdl.var
सल्लाहकार	/mentor.do
	/msim_setup.tcl
सारांश	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
एक्ससेलियम	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
सामान्य	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

तालिका 7. उत्पन्न सफ्टवेयर Files

फोल्डरहरू	Files
tx_control_src नोट: tx_control फोल्डरमा यी डुप्लिकेटहरू पनि छन् files.	विश्वव्यापी.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h

२.३.१। डिजाइन अवयवहरू
HDMI Intel FPGA IP डिजाइन पूर्वample मा सामान्य शीर्ष-स्तर कम्पोनेन्टहरू र HDMI TX र RX शीर्ष कम्पोनेन्टहरू हुन्छन्।
२.५.१। HDMI TX कम्पोनेन्टहरू
HDMI TX शीर्ष कम्पोनेन्टहरूमा TX कोर शीर्ष-स्तर कम्पोनेन्टहरू, र IOPLL, ट्रान्सीभर PHY रिसेट कन्ट्रोलर, ट्रान्सीभर नेटिभ PHY, TX PLL, TX पुन: कन्फिगरेसन व्यवस्थापन, र आउटपुट बफर ब्लकहरू समावेश छन्।
चित्र 7. HDMI TX शीर्ष कम्पोनेन्टहरूतालिका ८. HDMI TX शीर्ष कम्पोनेन्टहरू

मोड्युल	विवरण
HDMI TX कोर	IP ले शीर्ष स्तरबाट भिडियो डेटा प्राप्त गर्दछ र सहायक डेटा एन्कोडिङ, अडियो डाटा इन्कोडिङ, भिडियो डाटा इन्कोडिङ, स्क्र्याम्बलिङ, TMDS इन्कोडिङ वा प्याकेटाइजेशन कार्य गर्दछ।
IOPLL	IOPLL (iopll_frl) ले TX कोरको लागि FRL घडी उत्पन्न गर्छ। यो सन्दर्भ घडीले TX FPLL आउटपुट घडी प्राप्त गर्दछ। FRL घडी आवृत्ति = डेटा दर प्रति लेन x 4 / (FRL वर्ण प्रति घडी x 18)
ट्रान्सीभर PHY रिसेट नियन्त्रक	ट्रान्सीभर PHY रिसेट नियन्त्रकले TX ट्रान्सीभरहरूको विश्वसनीय प्रारम्भिकता सुनिश्चित गर्दछ। यस कन्ट्रोलरको रिसेट इनपुट शीर्ष स्तरबाट ट्रिगर गरिएको छ, र यसले ब्लक भित्रको रिसेट अनुक्रम अनुसार ट्रान्ससिभर नेटिभ PHY ब्लकमा सम्बन्धित एनालग र डिजिटल रिसेट सिग्नल उत्पन्न गर्दछ। यस ब्लकबाट tx_ready आउटपुट सिग्नलले HDMI Intel FPGA IP लाई रिसेट सिग्नलको रूपमा पनि कार्य गर्दछ ट्रान्ससिभर माथि र चलिरहेको छ, र कोरबाट डेटा प्राप्त गर्न तयार छ।
ट्रान्सीभर नेटिभ PHY	हार्ड ट्रान्सीभर ब्लक जसले HDMI TX कोरबाट समानान्तर डेटा प्राप्त गर्दछ र डेटालाई प्रसारणबाट क्रमबद्ध गर्दछ। नोट: HDMI TX अन्तर-च्यानल स्क्यू आवश्यकताहरू पूरा गर्न, Intel Arria 10 Transceiver Native PHY प्यारामिटर सम्पादकमा TX च्यानल बन्डिङ मोड विकल्प सेट गर्नुहोस्। PMA र PCS बन्धन। तपाईले ट्रान्सीभर रिसेट कन्ट्रोलर (tx_digitalreset) बाट डिजिटल रिसेट सिग्नलमा अधिकतम स्क्यू (set_max_skew) बाधा आवश्यकता थप्न आवश्यक छ जसमा सिफारिस गरिएको छ। Intel Arria 10 ट्रान्सीभर PHY प्रयोगकर्ता गाइड।
TX PLL	ट्रान्समिटर PLL ब्लकले ट्रान्ससिभर नेटिभ PHY ब्लकमा क्रमिक द्रुत घडी प्रदान गर्दछ। यसको लागि HDMI इंटेल FPGA IP डिजाइन पूर्वample, fPLL TX PLL को रूपमा प्रयोग गरिन्छ। TX PLL सँग दुईवटा सन्दर्भ घडीहरू छन्। • सन्दर्भ घडी 0 TMDS मोडको लागि प्रोग्रामेबल ओसिलेटर (TMDS घडी फ्रिक्वेन्सीको साथ) मा जडान गरिएको छ। यस डिजाइनमा पूर्वample, RX TMDS घडी TMDS मोडको लागि सन्दर्भ घडी 0 मा जडान गर्न प्रयोग गरिन्छ। Intel ले तपाईंलाई सन्दर्भ घडी 0 को लागि TMDS घडी आवृत्तिको साथ प्रोग्रामेबल ओसिलेटर प्रयोग गर्न सिफारिस गर्दछ। • सन्दर्भ घडी 1 FRL मोडको लागि निश्चित 100 मेगाहर्ट्ज घडीसँग जोडिएको छ।
TX पुन: कन्फिगरेसन व्यवस्थापन	• TMDS मोडमा, TX पुन: कन्फिगरेसन प्रबन्धन ब्लकले विशिष्ट भिडियोको TMDS घडी आवृत्ति अनुसार विभिन्न आउटपुट घडी आवृत्तिको लागि TX PLL पुन: कन्फिगर गर्दछ। • FRL मोडमा, TX पुन: कन्फिगरेसन प्रबन्धन ब्लकले 3x6 SCDC दर्तामा FRL_Rate फिल्ड अनुसार 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps र 31 Gbps को लागि क्रमिक द्रुत घडी आपूर्ति गर्न TX PLL लाई पुन: कन्फिगर गर्दछ। • TX पुन: कन्फिगरेसन प्रबन्धन ब्लकले TX PLL सन्दर्भ घडी TMDS मोडको लागि सन्दर्भ घडी 0 र FRL मोडको लागि सन्दर्भ घडी 1 बीच स्विच गर्दछ।
आउटपुट बफर	यो बफरले HDMI DDC र redriver कम्पोनेन्टहरूको I2C इन्टरफेस अन्तरक्रिया गर्न इन्टरफेसको रूपमा कार्य गर्दछ।

तालिका 9. ट्रान्ससिभर डाटा दर र ओभरहरूampलिंग कारक प्रत्येक घडी आवृत्ति दायरा

मोड	डाटा दर	ओभरमाampler 1 (2x ओभरampले)	ओभरमाampler 2 (4x ओभरampले)	ओभरमाample कारक	ओभरमाampनेतृत्व डाटा दर (Mbps)
TMDS	८-१२	On	On	8	८-१२
TMDS	८-१२	On	बन्द	2	८-१२
एफआरएल	3000	बन्द	बन्द	1	3000
एफआरएल	6000	बन्द	बन्द	1	6000

एफआरएल	8000	बन्द	बन्द	1	8000
एफआरएल	10000	बन्द	बन्द	1	10000
एफआरएल	12000	बन्द	बन्द	1	12000

चित्र 8. TX पुन: कन्फिगरेसन अनुक्रम प्रवाह२.५.२। HDMI RX कम्पोनेन्टहरू
HDMI RX शीर्ष कम्पोनेन्टहरूमा RX कोर शीर्ष-स्तर कम्पोनेन्टहरू, वैकल्पिक I²C दास र EDID RAM, IOPLL, ट्रान्सीभर PHY रिसेट कन्ट्रोलर, RX नेटिभ PHY, र RX पुन: कन्फिगरेसन व्यवस्थापन ब्लकहरू समावेश छन्।
चित्र 9. HDMI RX शीर्ष कम्पोनेन्टहरूतालिका १०। HDMI RX शीर्ष कम्पोनेन्टहरू

मोड्युल	विवरण
HDMI RX कोर	IP ले ट्रान्ससिभर नेटिभ PHY बाट क्रमिक डेटा प्राप्त गर्दछ र डेटा पङ्क्तिबद्धता, च्यानल डेस्क्यू, TMDS डिकोडिङ, सहायक डेटा डिकोडिङ, भिडियो डेटा डिकोडिङ, अडियो डेटा डिकोडिङ, र डिस्क्र्याम्बलिङ प्रदर्शन गर्दछ।
I2C दास	I2C सिंक डिस्प्ले डाटा च्यानल (DDC) र स्थिति र डाटा च्यानल (SCDC) को लागि प्रयोग गरिने इन्टरफेस हो। एचडीएमआई स्रोतले एन्हान्स्ड एक्सटेन्डेड डिस्प्ले आइडेन्टिफिकेशन डाटा (ई-ईडीआईडी) डाटा संरचना पढेर सिङ्कको क्षमता र विशेषताहरू निर्धारण गर्न DDC प्रयोग गर्दछ। E-EDID को लागि 8-bit I2C दास ठेगानाहरू 0xA0 र 0xA1 हुन्। LSB ले पहुँच प्रकारलाई संकेत गर्दछ: पढ्नको लागि 1 र लेख्नको लागि 0। जब HPD घटना हुन्छ, I2C स्लेभले अन-चिपबाट पढेर E-EDID डाटालाई प्रतिक्रिया दिन्छ। I2C दास-मात्र नियन्त्रकले HDMI 2.0 र 2.1 को लागि SCDC लाई पनि समर्थन गर्दछ SCDC को लागि 9-bit I2C दास ठेगाना 0xA8 र 0xA9 हो। जब कुनै HPD घटना हुन्छ, I2C स्लेभले HDMI RX कोरको SCDC इन्टरफेसमा लेख्न वा पढ्ने लेनदेन गर्छ। निश्चित दर लिङ्क (FRL) को लागि लिङ्क प्रशिक्षण प्रक्रिया HPD घटनाको समयमा I2C मार्फत पनि हुन्छ वा जब स्रोतले FRL दर दर्तामा फरक FRL दर लेख्छ (SCDC 0x31 बिट [3:0]) लाई दर्ता गर्दछ, लिङ्क प्रशिक्षण प्रक्रिया सुरु हुन्छ। नोट: SCDC को लागि यो I2C दास-मात्र नियन्त्रक आवश्यक पर्दैन यदि HDMI 2.0 वा HDMI 2.1 अभिप्रेत छैन।

EDID RAM

डिजाइनले RAM 1-Port IP प्रयोग गरेर EDID जानकारी भण्डार गर्छ। एक मानक दुई-तार (घडी र डेटा) सिरियल बस प्रोटोकल (I2C दास-मात्र नियन्त्रक) CEA-861-D अनुरूप E-EDID डेटा संरचना स्थानान्तरण गर्दछ। यो EDID RAM ले E-EDID जानकारी भण्डारण गर्दछ। • TMDS मोडमा हुँदा, डिजाइनले TX देखि RX सम्म EDID पासथ्रु समर्थन गर्दछ। EDID पासथ्रुको समयमा, जब TX बाह्य सिङ्कमा जडान हुन्छ, Nios II प्रोसेसरले बाह्य सिङ्कबाट EDID पढ्छ र EDID RAM मा लेख्छ। • FRL मोडमा हुँदा, Nios II प्रोसेसरले ग्लोबल.h स्क्रिप्टमा HDMI_RX_MAX_FRL_RATE प्यारामिटरमा आधारित प्रत्येक लिङ्क दरको लागि पूर्व-कन्फिगर गरिएको EDID लेख्छ। समर्थित FRL दरको लागि निम्न HDMI_RX_MAX_FRL_RATE इनपुटहरू प्रयोग गर्नुहोस्: • 1: 3G 3 लेनहरू • 2: 6G 3 लेनहरू •3: 6G 4 लेनहरू • 4: 8G 4 लेनहरू •५: १०G ४ लेनहरू (पूर्वनिर्धारित) •6: 12G 4 लेनहरू

IOPLL

HDMI RX ले दुई IOPLLs प्रयोग गर्दछ। • पहिलो IOPLL (pll_tmds) ले RX CDR सन्दर्भ घडी उत्पन्न गर्छ। यो IOPLL TMDS मोडमा मात्र प्रयोग गरिन्छ। यस IOPLL को सन्दर्भ घडीले TMDS घडी प्राप्त गर्दछ। TMDS मोडले यो IOPLL प्रयोग गर्दछ किनभने CDR ले 50 MHz भन्दा कम सन्दर्भ घडीहरू प्राप्त गर्न सक्दैन र TMDS घडीको आवृत्ति 25 MHz देखि 340 MHz सम्म हुन्छ। यो IOPLL ले 5 MHz देखि 25 MHz को फ्रिक्वेन्सी दायराको लागि इनपुट सन्दर्भ घडीको 50 गुणाको घडी फ्रिक्वेन्सी प्रदान गर्दछ र 50 MHz देखि 340 MHz को फ्रिक्वेन्सी दायराको लागि इनपुट सन्दर्भ घडीको समान घडी आवृत्ति प्रदान गर्दछ। • दोस्रो IOPLL (iopll_frl) ले RX कोरको लागि FRL घडी उत्पन्न गर्छ। यो सन्दर्भ घडीले CDR बरामद घडी प्राप्त गर्दछ। FRL घडी आवृत्ति = डेटा दर प्रति लेन x 4 / (FRL वर्ण प्रति घडी x 18)

ट्रान्सीभर PHY रिसेट नियन्त्रक	ट्रान्सीभर PHY रिसेट नियन्त्रकले RX ट्रान्सीभरहरूको भरपर्दो प्रारम्भिकता सुनिश्चित गर्दछ। यस नियन्त्रकको रिसेट इनपुट RX पुन: कन्फिगरेसनद्वारा ट्रिगर गरिएको छ, र यसले ब्लक भित्रको रिसेट अनुक्रम अनुसार ट्रान्ससिभर नेटिभ PHY ब्लकमा सम्बन्धित एनालग र डिजिटल रिसेट सिग्नल उत्पन्न गर्दछ।
RX नेटिभ PHY	हार्ड ट्रान्सीभर ब्लक जसले बाह्य भिडियो स्रोतबाट सिरियल डेटा प्राप्त गर्दछ। यसले HDMI RX कोरमा डेटा पास गर्नु अघि समानान्तर डेटामा क्रमिक डेटालाई डिसिरियलाइज गर्दछ। यो ब्लक FRL मोडको लागि परिष्कृत PCS मा चल्छ। RX CDR मा दुईवटा सन्दर्भ घडीहरू छन्। • सन्दर्भ घडी 0 IOPLL TMDS (pll_tmds) को आउटपुट घडीसँग जोडिएको छ, जुन TMDS घडीबाट लिइएको हो। • सन्दर्भ घडी 1 निश्चित 100 मेगाहर्ट्ज घडीसँग जोडिएको छ। TMDS मोडमा, RX CDR लाई सन्दर्भ घडी 0 चयन गर्न पुन: कन्फिगर गरिएको छ, र FRL मोडमा, RX CDR सन्दर्भ घडी 1 चयन गर्न पुन: कन्फिगर गरिएको छ।
RX पुन: कन्फिगरेसन व्यवस्थापन	TMDS मोडमा, RX पुन: कन्फिगरेसन प्रबन्धन ब्लकले 250 Mbps देखि 6,000 Mbps सम्मको कुनै पनि मनमानी लिङ्क दरहरूमा सञ्चालन गर्न RX ट्रान्ससिभर चलाउन HDMI PLL सँग दर पत्ता लगाउने सर्किटरी लागू गर्दछ। FRL मोडमा, RX पुन: कन्फिगरेसन प्रबन्धन ब्लकले SCDC_FRL_RATE दर्ता क्षेत्र (3x6[8:10]) मा FRL दरको आधारमा 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps, वा 0 Gbps मा सञ्चालन गर्न RX ट्रान्ससिभरलाई पुन: कन्फिगर गर्दछ। RX पुन: कन्फिगरेसन व्यवस्थापन ब्लक मानक PCS/RX बीच स्विच गर्दछ TMDS मोडको लागि र FRL मोडको लागि परिष्कृत PCS। सन्दर्भ गर्नुहोस् चित्र १ पृष्ठ 22 मा।

चित्र 10. RX पुन: कन्फिगरेसन अनुक्रम प्रवाह
चित्रले इनपुट डेटा स्ट्रिम र सन्दर्भ घडी आवृत्ति प्राप्त गर्दा, वा ट्रान्सीभर अनलक हुँदा नियन्त्रकको बहु-दर पुन: कन्फिगरेसन अनुक्रम प्रवाहलाई चित्रण गर्दछ।२.५.३। शीर्ष-स्तरीय साझा ब्लकहरू
शीर्ष-स्तर सामान्य ब्लकहरूमा ट्रान्सीभर आर्बिटर, RX-TX लिङ्क कम्पोनेन्टहरू, र CPU सबसिस्टम समावेश छन्।
तालिका 11. शीर्ष-स्तर साझा ब्लकहरू

मोड्युल

विवरण

ट्रान्सीभर आर्बिटर

यो जेनेरिक फंक्शनल ब्लकले ट्रान्सीभरहरूलाई एकैसाथ पुन: क्यालिब्रेट गर्नबाट रोक्छ जब कि त समान भौतिक च्यानल भित्र RX वा TX ट्रान्सीभरहरूलाई पुन: कन्फिगरेसन आवश्यक हुन्छ। एकै साथ पुन: क्यालिब्रेसनले अनुप्रयोगहरूलाई प्रभाव पार्छ जहाँ एउटै च्यानल भित्र RX र TX ट्रान्सीभरहरू स्वतन्त्र IP कार्यान्वयनहरूमा तोकिएका हुन्छन्। यो ट्रान्सीभर आर्बिटर सिम्प्लेक्स TX र सिम्प्लेक्स RX लाई समान भौतिक च्यानलमा मर्ज गर्न सिफारिस गरिएको रिजोल्युसनको विस्तार हो। यस ट्रान्सीभर आर्बिटरले Avalon® मेमोरी-म्याप गरिएको RX र TX पुन: कन्फिगरेसन अनुरोधहरूलाई एक च्यानल भित्र लक्षित सिम्प्लेक्स RX र TX ट्रान्ससिभरहरूलाई मर्ज गर्न र मध्यस्थ गर्न मद्दत गर्दछ किनकि ट्रान्सीभरहरूको पुन: कन्फिगरेसन इन्टरफेस पोर्ट मात्र क्रमिक रूपमा पहुँच गर्न सकिन्छ। यस डिजाइनमा ट्रान्सीभर आर्बिटर र TX/RX नेटिभ PHY/PHY रिसेट कन्ट्रोलर ब्लकहरू बीचको इन्टरफेस जडान पूर्वample ले जेनेरिक मोड देखाउँछ जुन ट्रान्सीभर आर्बिटर प्रयोग गरेर कुनै पनि IP संयोजनको लागि लागू हुन्छ। च्यानलमा RX वा TX ट्रान्सीभर मात्र प्रयोग गर्दा ट्रान्सीभर आर्बिटर आवश्यक पर्दैन। ट्रान्सीभर आर्बिटरले यसको Avalon मेमोरी-म्याप गरिएको पुन: कन्फिगरेसन इन्टरफेसहरू मार्फत पुन: कन्फिगरेसनको अनुरोधकर्तालाई पहिचान गर्दछ र सम्बन्धित tx_reconfig_cal_busy वा rx_reconfig_cal_busy तदनुसार गेट गरिएको छ भनेर सुनिश्चित गर्दछ। HDMI अनुप्रयोगहरूको लागि, केवल RX पुन: कन्फिगरेसन प्रारम्भ गर्दछ। आर्बिटर मार्फत Avalon मेमोरी-म्याप गरिएको पुन: कन्फिगरेसन अनुरोध च्यानलिङ गरेर, आर्बिटरले पुन: कन्फिगरेसन अनुरोध RX बाट आएको हो भनेर पहिचान गर्छ, जसले tx_reconfig_cal_busy लाई दाबी गर्नबाट रोक्छ र rx_reconfig_cal_busy लाई दाबी गर्न अनुमति दिन्छ। गेटिङले TX ट्रान्सीभरलाई अन्जानमा क्यालिब्रेसन मोडमा सार्नबाट रोक्छ। नोट: किनभने HDMI लाई केवल RX पुन: कन्फिगरेसन चाहिन्छ, tx_reconfig_mgmt_* संकेतहरू बाँधिएका छन्। साथै, आर्बिटर र TX नेटिभ PHY ब्लक बीच Avalon मेमोरी म्याप गरिएको इन्टरफेस आवश्यक छैन। ब्लकहरू डिजाइन पूर्वमा इन्टरफेसमा तोकिएका छन्ampले TX/RX नेटिभ PHY/PHY रिसेट कन्ट्रोलरमा जेनेरिक ट्रान्सीभर आर्बिटर जडान प्रदर्शन गर्न

RX-TX लिङ्क

• RX र TX भिडियो घडी डोमेनहरूमा DCFIFO मार्फत HDMI RX कोर लुपबाट भिडियो डेटा आउटपुट र सिंक्रोनाइजेसन संकेतहरू। • HDMI TX कोरको सहायक डाटा पोर्टले ब्याकप्रेसर मार्फत DCFIFO मार्फत प्रवाह हुने सहायक डाटालाई नियन्त्रण गर्दछ। ब्याकप्रेसरले सहायक डाटा पोर्टमा कुनै अपूर्ण सहायक प्याकेट नभएको सुनिश्चित गर्दछ। • यो ब्लकले बाह्य फिल्टरिङ पनि गर्छ: — HDMI TX कोर सहायक डाटा पोर्टमा प्रसारण गर्नु अघि सहायक डाटा स्ट्रिमबाट अडियो डाटा र अडियो घडी पुन: निर्माण प्याकेट फिल्टर गर्दछ। - HDMI RX सहायक डाटाबाट उच्च गतिशील दायरा (HDR) जानकारी फ्रेम फिल्टर गर्दछ र पूर्व सम्मिलित गर्दछampले HDR जानकारी फ्रेम Avalon स्ट्रिमिङ मल्टिप्लेक्सर मार्फत HDMI TX को सहायक डेटामा।

CPU उपप्रणाली

CPU उपप्रणालीले SCDC र DDC नियन्त्रकहरू, र स्रोत पुन: कन्फिगरेसन नियन्त्रकको रूपमा कार्य गर्दछ। • स्रोत SCDC नियन्त्रकले I2C मास्टर नियन्त्रक समावेश गर्दछ। I2C मास्टर कन्ट्रोलरले SCDC डेटा संरचनालाई FPGA स्रोतबाट HDMI 2.0 सञ्चालनको लागि बाह्य सिङ्कमा स्थानान्तरण गर्दछ। पूर्वका लागिample, यदि बहिर्गमन डाटा स्ट्रिम 6,000 Mbps छ भने, Nios II प्रोसेसरले I2C मास्टर कन्ट्रोलरलाई TMDS_BIT_CLOCK_RATIO र SCRAMBLER_ENABLE बिट्स सिङ्क TMDS कन्फिगरेसन दर्ता 1 मा अद्यावधिक गर्न आदेश दिन्छ। • एउटै I2C मास्टरले HDMI स्रोत र बाह्य सिंक बीच DDC डाटा संरचना (E-EDID) स्थानान्तरण गर्दछ। • Nios II CPU ले HDMI स्रोतको लागि पुन: कन्फिगरेसन नियन्त्रकको रूपमा कार्य गर्दछ। TX लाई पुन: कन्फिगरेसन आवश्यक छ कि छैन भनेर निर्धारण गर्नको लागि CPU RX पुन: कन्फिगरेसन व्यवस्थापन मोड्युलबाट आवधिक दर पत्ता लगाउनमा निर्भर हुन्छ। Avalon मेमोरी-म्याप गरिएको दास अनुवादकले Nios II प्रोसेसर Avalon मेमोरी-म्याप गरिएको मास्टर इन्टरफेस र Avalon मेमोरी-म्याप गरिएको दास इन्टरफेसहरू बीचको इन्टरफेस प्रदान गर्दछ बाह्य रूपमा इन्स्ट्यान्टेटेड HDMI स्रोतको IOPLL र TX नेटिभ PHY। • बाह्य सिंकको साथ I2C मास्टर इन्टरफेस मार्फत लिङ्क प्रशिक्षण प्रदर्शन गर्नुहोस्

२.६ Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
HDMI Intel FPGA IP डिजाइन पूर्वample ले RX-TX लुपब्याक प्रणालीमा HDR इन्फोफ्रेम सम्मिलनको प्रदर्शन समावेश गर्दछ।
HDMI स्पेसिफिकेशन संस्करण 2.0b ले डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमलाई HDMI सहायक स्ट्रिम मार्फत प्रसारण गर्न अनुमति दिन्छ। प्रदर्शनमा, सहायक प्याकेट जेनरेटर ब्लकले HDR सम्मिलनलाई समर्थन गर्दछ। तपाईंले मोड्युलको सङ्केत सूची तालिकामा निर्दिष्ट गरिए अनुसार अभिप्रेरित HDR इन्फोफ्रेम प्याकेट ढाँचा गर्न आवश्यक छ र HDR इन्फोफ्रेमको सम्मिलन प्रत्येक भिडियो फ्रेममा एकपटक हुन्छ।
यस मा पूर्वampले कन्फिगरेसनमा, आगमन सहायक स्ट्रिममा पहिले नै HDR इन्फोफ्रेम समावेश भएको अवस्थामा, स्ट्रिम गरिएको HDR सामग्री फिल्टर गरिएको छ। फिल्टरिङले विवादित HDR इन्फोफ्रेमहरू प्रसारण हुनबाट जोगाउँछ र HDR S मा निर्दिष्ट मानहरू मात्र सुनिश्चित गर्दछ।ampले डाटा मोड्युल प्रयोग गरिन्छ।
चित्र 11. गतिशील दायरा र मास्टरिङ इन्फोफ्रेम सम्मिलनको साथ RX-TX लिङ्क
चित्रले HDMI TX कोर सहायक स्ट्रिममा डायनामिक दायरा र मास्टरिङ इन्फोफ्रेम सम्मिलन सहित RX-TX लिङ्कको ब्लक रेखाचित्र देखाउँछ।तालिका १२. सहायक डाटा इन्सर्सन ब्लक (aux_retransmit) सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट
clk	इनपुट	1	घडी इनपुट। यो घडी भिडियो घडीसँग जोडिएको हुनुपर्छ।
रिसेट	इनपुट	1	इनपुट रिसेट गर्नुहोस्।

सहायक प्याकेट संकेतहरू
tx_aux_data	आउटपुट	72	मल्टिप्लेक्सरबाट TX सहायक प्याकेट आउटपुट।
tx_aux_valid	आउटपुट	1
tx_aux_ready	आउटपुट	1
tx_aux_sop	आउटपुट	1
tx_aux_eop	आउटपुट	1
rx_aux_data	इनपुट	72	RX सहायक डाटा मल्टिप्लेक्सरमा प्रवेश गर्नु अघि प्याकेट फिल्टर मोड्युलमा पास गरियो।
rx_aux_valid	इनपुट	1
rx_aux_sop	इनपुट	1
rx_aux_eop	इनपुट	1

नियन्त्रण संकेत
hdmi_tx_vsync	इनपुट	1	HDMI TX भिडियो Vsync। यो सिग्नल लिंक स्पीड क्लक डोमेनमा सिङ्क्रोनाइज हुनुपर्छ। कोरले यस सिग्नलको बढ्दो किनारामा सहायक स्ट्रिममा HDR इन्फोफ्रेम घुसाउँछ।

तालिका 13. HDR डाटा मोड्युल (altera_hdmi_hdr_infoframe) सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
hb0	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट ०: इन्फोफ्रेम प्रकार कोड।
hb1	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट १: इन्फोफ्रेम संस्करण नम्बर।
hb2	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट २: इन्फोफ्रेमको लम्बाइ।
pb	इनपुट	224	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको डाटा बाइट।

तालिका 14. गतिशील दायरा र मास्टरिङ इन्फोफ्रेम डाटा बाइट बन्डल बिट-फिल्डहरू

बिट-फिल्ड	परिभाषा	स्थिर मेटाडेटा प्रकार १
००:०५	डाटा बाइट 1: {5'h0, EOTF[2:0]}
००:०५	डाटा बाइट २: {2'h5, Static_Metadata_Descriptor_ID[0:2]}
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[0], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[0], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[0], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[0], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[1], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[1], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[1], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[1], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[2], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[2], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[2], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[2], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_x, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_x, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_y, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_y, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम फ्रेम-औसत प्रकाश स्तर, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम फ्रेम-औसत प्रकाश स्तर, MSB
००:०५	आरक्षित
००:०५	आरक्षित

HDR सम्मिलन र फिल्टरिङ असक्षम गर्दै
HDR सम्मिलन र फिल्टर असक्षम गर्नाले तपाईंलाई RX-TX रिट्रान्समिट डिजाइन पूर्वमा कुनै परिमार्जन बिना स्रोत सहायक स्ट्रिममा पहिले नै उपलब्ध HDR सामग्रीको पुन: प्रसारण प्रमाणित गर्न सक्षम बनाउँछ।ample।
HDR InfoFrame सम्मिलन र फिल्टरिङ असक्षम गर्न:

1. rxtx_link.v मा block_ext_hdr_infoframe लाई 1'b0 मा सेट गर्नुहोस् file सहायक स्ट्रिमबाट HDR इन्फोफ्रेमको फिल्टरिङ रोक्नको लागि।
2. altera_hdmi_aux_hdr.v मा avalon_st_multiplexer उदाहरण को multixer_in0_valid सेट गर्नुहोस् file 1'b0 मा सहायक प्याकेट जेनरेटरलाई TX सहायक स्ट्रिममा थप HDR इन्फोफ्रेम बनाउन र सम्मिलित गर्नबाट रोक्न।

२.७ डिजाइन सफ्टवेयर प्रवाह
डिजाइनको मुख्य सफ्टवेयर प्रवाहमा, Nios II प्रोसेसरले TI रिड्रिभर सेटिङ कन्फिगर गर्दछ र पावर-अपमा TX र RX पथहरू प्रारम्भ गर्दछ।
चित्र 12. main.c स्क्रिप्टमा सफ्टवेयर प्रवाह
सफ्टवेयरले सिङ्क र स्रोत परिवर्तनहरू निगरानी गर्न, र परिवर्तनहरूमा प्रतिक्रिया दिनको लागि केही समय लुप कार्यान्वयन गर्दछ। सफ्टवेयरले TX पुन: कन्फिगरेसन ट्रिगर गर्न सक्छ, TX लिङ्क प्रशिक्षण र भिडियो प्रसारण सुरु गर्न सक्छ।
चित्र 13. TX पथ प्रारम्भिक फ्लोचार्ट TX ​​पथ सुरु गर्नुहोस्चित्र 14. RX पथ प्रारम्भिक फ्लोचार्टचित्र 15. TX पुन: कन्फिगरेसन र लिङ्क प्रशिक्षण फ्लोचार्टचित्र 16. लिङ्क प्रशिक्षण LTS: 3 विशिष्ट FRL दर फ्लोचार्ट मा प्रक्रियाचित्र 17. HDMI TX भिडियो प्रसारण फ्लोचार्ट२.८। विभिन्न FRL दरहरूमा डिजाइन चलाउँदै
तपाईले आफ्नो डिजाइन विभिन्न FRL दरहरूमा चलाउन सक्नुहुन्छ, बाह्य सिंकको पूर्वनिर्धारित FRL दर बाहेक।
विभिन्न FRL दरहरूमा डिजाइन चलाउन:

1. अन-बोर्ड user_dipsw0 लाई अन स्थितिमा टगल गर्नुहोस्।
2. Nios II कमाण्ड शेल खोल्नुहोस्, त्यसपछि nios2-terminal टाइप गर्नुहोस्
3. निम्न आदेशहरूमा कुञ्जी गर्नुहोस् र कार्यान्वयन गर्न इन्टर थिच्नुहोस्।

आदेश	विवरण
h	मद्दत मेनु देखाउनुहोस्।
r0	RX अधिकतम FRL क्षमतालाई FRL दर ० (TMDS मात्र) मा अपडेट गर्नुहोस्।
r1	RX अधिकतम FRL क्षमतालाई FRL दर १ (३ Gbps) मा अपडेट गर्नुहोस्।
r2	RX अधिकतम FRL क्षमतालाई FRL दर 2 (6 Gbps, 3 लेन) मा अपडेट गर्नुहोस्।
r3	RX अधिकतम FRL क्षमतालाई FRL दर 3 (6 Gbps, 4 लेन) मा अपडेट गर्नुहोस्।
r4	RX अधिकतम FRL क्षमतालाई FRL दर १ (३ Gbps) मा अपडेट गर्नुहोस्।
r5	RX अधिकतम FRL क्षमतालाई FRL दर १ (३ Gbps) मा अपडेट गर्नुहोस्।
r6	RX अधिकतम FRL क्षमतालाई FRL दर १ (३ Gbps) मा अपडेट गर्नुहोस्।
t1	TX ले लिङ्क दरलाई FRL दर 1 (3 Gbps) मा कन्फिगर गर्छ।
t2	TX ले लिङ्क दरलाई FRL दर 2 (6 Gbps, 3 लेन) मा कन्फिगर गर्दछ।
t3	TX ले लिङ्क दरलाई FRL दर 3 (6 Gbps, 4 लेन) मा कन्फिगर गर्दछ।
t4	TX ले लिङ्क दरलाई FRL दर 4 (8 Gbps) मा कन्फिगर गर्छ।
t5	TX ले लिङ्क दरलाई FRL दर 5 (10 Gbps) मा कन्फिगर गर्छ।
t6	TX ले लिङ्क दरलाई FRL दर 6 (12 Gbps) मा कन्फिगर गर्छ।

२.२। घडी योजना
घडी योजनाले HDMI Intel FPGA IP डिजाइन पूर्वमा घडी डोमेनहरू चित्रण गर्दछample।
चित्र 18. HDMI 2.1 डिजाइन पूर्वampले घडी योजनातालिका 15. घडी योजना संकेतहरू

घडी	डिजाइनमा सिग्नल नाम	विवरण
व्यवस्थापन घडी	mgmt_clk	यी कम्पोनेन्टहरूका लागि नि:शुल्क चलिरहेको १०० मेगाहर्ट्ज घडी: • पुन: कन्फिगरेसनको लागि Avalon-MM इन्टरफेसहरू - फ्रिक्वेन्सी दायरा आवश्यकता 100-125 MHz को बीचमा छ। • ट्रान्सीभर रिसेट अनुक्रमको लागि PHY रिसेट नियन्त्रक - फ्रिक्वेन्सी दायरा आवश्यकता 1-500 MHz को बीचमा छ। • IOPLL पुन: कन्फिगरेसन - अधिकतम घडी आवृत्ति 100 मेगाहर्ट्ज छ। • RX पुन: कन्फिगरेसन व्यवस्थापन • TX पुन: कन्फिगरेसन व्यवस्थापन • सि.पी. यु • I2C मास्टर
I2C घडी	i2c_clk	100 MHz घडी इनपुट जसले I2C स्लेभ, आउटपुट बफरहरू, SCDC दर्ताहरू, र HDMI RX कोर, र EDID RAM मा लिंक प्रशिक्षण प्रक्रियाहरू घडी गर्दछ।
TX PLL सन्दर्भ घडी 0	tx_tmds_clk	TX PLL मा घडी 0 सन्दर्भ गर्नुहोस्। घडी फ्रिक्वेन्सी HDMI TX TMDS घडी च्यानलबाट अपेक्षित TMDS घडी आवृत्ति जस्तै हो। यो सन्दर्भ घडी TMDS मोडमा प्रयोग गरिन्छ। यस HDMI डिजाइनको लागि पूर्वampले, यो घडी प्रदर्शन उद्देश्यको लागि RX TMDS घडीसँग जोडिएको छ। तपाईको एप्लिकेसनमा, तपाईले राम्रो जिटर प्रदर्शनको लागि प्रोग्रामेबल ओसिलेटरबाट TMDS घडी फ्रिक्वेन्सीको साथ समर्पित घडी आपूर्ति गर्न आवश्यक छ।

		नोट: TX PLL सन्दर्भ घडीको रूपमा ट्रान्सीभर RX पिन प्रयोग नगर्नुहोस्। यदि तपाईंले HDMI TX refclk लाई RX पिनमा राख्नुभयो भने तपाईंको डिजाइन फिट हुन असफल हुनेछ।
TX PLL सन्दर्भ घडी 1	txfpll_refclk1/ rxphy_cdr_refclk1	TX PLL र RX CDR को सन्दर्भ घडी, साथै vid_clk को लागि IOPLL। घडी आवृत्ति 100 मेगाहर्ट्ज छ।
TX PLL सिरियल घडी	tx_bonding_clocks	TX PLL द्वारा उत्पन्न क्रमिक द्रुत घडी। घडी आवृत्ति डाटा दर मा आधारित सेट गरिएको छ।
TX ट्रान्सीभर घडी बाहिर	tx_clk	घडी आउट ट्रान्सीभरबाट बरामद भयो, र आवृत्ति डेटा दर र प्रति घडी प्रतीकहरूमा निर्भर गर्दछ। TX ट्रान्सीभर घडी आउट फ्रिक्वेन्सी = ट्रान्सीभर डाटा दर / ट्रान्सीभर चौडाई यस HDMI डिजाइनको लागि पूर्वampले, च्यानल 0 बाट TX ट्रान्सीभर घडी बाहिर TX ट्रान्सीभर कोर इनपुट (tx_coreclkin), लिंक गति IOPLL (pll_hdmi) सन्दर्भ घडी, र भिडियो र FRL IOPLL (pll_vid_frl) सन्दर्भ घडी।
भिडियो घडी	tx_vid_clk/rx_vid_clk	TX र RX कोरमा भिडियो घडी। घडी 225 मेगाहर्ट्ज को एक निश्चित आवृत्ति मा चल्छ।
TX/RX FRL घडी	tx_frl_clk/rx_frl_clk	TX र RX कोरको लागि FRL घडी।
RX TMDS घडी	rx_tmds_clk	HDMI RX कनेक्टरबाट TMDS घडी च्यानल र CDR सन्दर्भ घडी ० को लागि सन्दर्भ घडी उत्पन्न गर्न IOPLL मा जडान हुन्छ। कोरले यो घडी प्रयोग गर्दछ जब यो TMDS मोडमा हुन्छ।
RX CDR सन्दर्भ घडी 0	rxphy_cdr_refclk0	सन्दर्भ घडी ० को RX CDR मा। यो घडी RX TMDS घडीबाट लिइएको हो। RX TMDS घडी आवृत्ति 0 MHz देखि 25 MHz सम्म हुन्छ जबकि RX CDR न्यूनतम सन्दर्भ घडी आवृत्ति 340 MHz हो। एउटा IOPLL 5 MHz देखि 25 MHz बीचको TMDS घडीको लागि 50 घडी फ्रिक्वेन्सी उत्पन्न गर्न र 50 MHz - 340 MHz बीचको TMDS घडीको लागि समान घडी आवृत्ति उत्पन्न गर्न प्रयोग गरिन्छ।
RX ट्रान्सीभर घडी बाहिर	rx_clk	घडी आउट ट्रान्सीभरबाट बरामद भयो, र फ्रिक्वेन्सी डेटा दर र ट्रान्सीभर चौडाइमा निर्भर हुन्छ। RX ट्रान्सीभर घडी आउट फ्रिक्वेन्सी = ट्रान्सीभर डाटा दर/ ट्रान्ससिभर चौडाइ यस HDMI डिजाइनको लागि पूर्वampले, च्यानल 1 बाट RX ट्रान्सीभर घडी बाहिर RX ट्रान्सीभर कोर इनपुट (rx_coreclkin) र FRL IOPLL (pll_frl) सन्दर्भ घडी।

२.३ इन्टरफेस संकेतहरू
तालिकाहरूले HDMI डिजाइन पूर्वका लागि संकेतहरू सूचीबद्ध गर्दछample FRL सक्षम भएको।
तालिका 16. शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
अन-बोर्ड ओसिलेटर सिग्नल
clk_fpga_b3_p	इनपुट	1	कोर सन्दर्भ घडीको लागि 100 मेगाहर्ट्ज निःशुल्क चलिरहेको घडी।
refclk4_p	इनपुट	1	ट्रान्सीभर सन्दर्भ घडीको लागि 100 मेगाहर्ट्ज निःशुल्क चलिरहेको घडी।

प्रयोगकर्ता पुश बटन र LEDs
user_pb	इनपुट	3	HDMI Intel FPGA IP डिजाइन कार्यक्षमता नियन्त्रण गर्न पुश बटन।
cpu_resetn	इनपुट	1	ग्लोबल रिसेट।
user_led_g	आउटपुट	8	हरियो एलईडी डिस्प्ले। सन्दर्भ गर्नुहोस् हार्डवेयर सेटअप LED प्रकार्यहरू बारे थप जानकारीको लागि पृष्ठ 48 मा।
user_dipsw	इनपुट	1	प्रयोगकर्ता-परिभाषित DIP स्विच। सन्दर्भ गर्नुहोस् हार्डवेयर सेटअप DIP स्विच प्रकार्यहरू बारे थप जानकारीको लागि पृष्ठ 48 मा।

FMC पोर्ट B मा HDMI FMC छोरी कार्ड पिन
fmcb_gbtclk_m2c_p_0	इनपुट	1	HDMI RX TMDS घडी।
fmcb_dp_m2c_p	इनपुट	4	HDMI RX घडी, रातो, हरियो र निलो डाटा च्यानलहरू।
fmcb_dp_c2m_p	आउटपुट	4	HDMI TX घडी, रातो, हरियो र निलो डेटा च्यानलहरू।
fmcb_la_rx_p_9	इनपुट	1	HDMI RX +5V पावर पत्ता लगाउनुहोस्।
fmcb_la_rx_p_8	आउटपुट	1	HDMI RX हट प्लग पत्ता लगाउनुहोस्।
fmcb_la_rx_n_8	इनपुट	1	DDC र SCDC को लागि HDMI RX I2C SDA।
fmcb_la_tx_p_10	इनपुट	1	DDC र SCDC को लागि HDMI RX I2C SCL।
fmcb_la_tx_p_12	इनपुट	1	HDMI TX हट प्लग पत्ता लगाउनुहोस्।
fmcb_la_tx_n_12	इनपुट	1	DDC र SCDC को लागि HDMI I2C SDA।
fmcb_la_rx_p_10	इनपुट	1	DDC र SCDC को लागि HDMI I2C SCL।
fmcb_la_tx_n_9	इनपुट	1	HDMI I2C SDA redriver नियन्त्रणको लागि।
fmcb_la_rx_p_11	इनपुट	1	HDMI I2C SCL redriver नियन्त्रणको लागि।
fmcb_la_tx_n_13	आउटपुट	1	HDMI TX +5V नोट: केवल जब उपलब्ध हुन्छ Bitec HDMI छोरी कार्ड संशोधन 9 चयन गरिएको छ।

तालिका 17. HDMI RX शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट संकेतहरू
mgmt_clk	इनपुट	1	प्रणाली घडी इनपुट (100 मेगाहर्ट्ज)।
रिसेट	इनपुट	1	प्रणाली रिसेट इनपुट।
rx_tmds_clk	इनपुट	1	HDMI RX TMDS घडी।
i2c_clk	इनपुट	1	DDC र SCDC इन्टरफेसको लागि घडी इनपुट।

घडी र रिसेट संकेतहरू
rxphy_cdr_refclk1	इनपुट	1	RX CDR सन्दर्भ घडीको लागि घडी इनपुट 1. घडीको आवृत्ति 100 मेगाहर्ट्ज छ।
rx_vid_clk	आउटपुट	1	भिडियो घडी आउटपुट।
sys_init प्रयोग गर्न सजिलो छ।	आउटपुट	1	पावर-अपमा प्रणाली रिसेट गर्न प्रणाली प्रारम्भिकरण।

RX ट्रान्सीभर र IOPLL सिग्नलहरू
rxpll_tmds_locked	आउटपुट	1	TMDS घडी IOPLL लक भएको संकेत गर्दछ।
rxpll_frl_locked	आउटपुट	1	FRL घडी IOPLL लक भएको संकेत गर्दछ।
rxphy_serial_data	इनपुट	4	RX नेटिभ PHY मा HDMI क्रमिक डेटा।
rxphy_ready	आउटपुट	1	RX नेटिभ PHY तयार छ भनेर संकेत गर्दछ।
rxphy_cal_busy_raw	आउटपुट	4	RX नेटिभ PHY क्यालिब्रेसन ट्रान्सीभर आर्बिटरमा व्यस्त छ।
rxphy_cal_busy_gated	इनपुट	4	ट्रान्सीभर आर्बिटरबाट RX नेटिभ PHY सम्म क्यालिब्रेसन व्यस्त सिग्नल।
rxphy_rcfg_slave_write	इनपुट	4	ट्रान्सीभर पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेस RX नेटिभ PHY बाट ट्रान्सीभर आर्बिटरमा।
rxphy_rcfg_slave_read	इनपुट	4
rxphy_rcfg_slave_address	इनपुट	40
rxphy_rcfg_slave_writedata	इनपुट	128
rxphy_rcfg_slave_readdata	आउटपुट	128
rxphy_rcfg_slave_waitrequest	आउटपुट	4

RX पुन: कन्फिगरेसन व्यवस्थापन
rxphy_rcfg_busy	आउटपुट	1	RX पुन: कन्फिगरेसन व्यस्त संकेत।
rx_tmds_freq	आउटपुट	24	HDMI RX TMDS घडी आवृत्ति मापन (१० ms मा)।
rx_tmds_freq_valid	आउटपुट	1	RX TMDS घडी आवृत्ति मापन मान्य छ भनेर संकेत गर्दछ।
rxphy_os	आउटपुट	1	ओभरमाampलिंग कारक: •०: १x ओभरampling • १:५× ओभरampling
rxphy_rcfg_master_write	आउटपुट	1	RX पुन: कन्फिगरेसन व्यवस्थापन ट्रान्सीभर आर्बिटरमा Avalon मेमोरी-म्याप गरिएको इन्टरफेस।
rxphy_rcfg_master_read	आउटपुट	1
rxphy_rcfg_master_address	आउटपुट	12
rxphy_rcfg_master_writedata	आउटपुट	32
rxphy_rcfg_master_readdata	इनपुट	32
rxphy_rcfg_master_waitrequest	इनपुट	1

HDMI RX कोर सिग्नलहरू
rx_vid_clk_locked	इनपुट	1	संकेत गर्दछ vid_clk स्थिर छ।
rxcore_frl_rate	आउटपुट	4	RX कोर चलिरहेको FRL दरलाई संकेत गर्दछ। • ०: लिगेसी मोड (TMDS) • १:३ Gbps ३ लेनहरू • १:३ Gbps ३ लेनहरू • १:३ Gbps ३ लेनहरू • १:३ Gbps ३ लेनहरू • १:३ Gbps ३ लेनहरू • १:३ Gbps ३ लेनहरू • ७-१५: आरक्षित
rxcore_frl_locked	आउटपुट	4	प्रत्येक बिटले FRL लक हासिल गरेको विशिष्ट लेनलाई संकेत गर्दछ। RX कोरले सफलतापूर्वक पङ्क्तिबद्धता, डेस्क्यू, र लेन लक हासिल गर्दा FRL लक हुन्छ। • 3-लेन मोडको लागि, लेन लक प्राप्त हुन्छ जब RX कोरले कम्तिमा 680 पटक प्रत्येक 3 FRL क्यारेक्टर अवधिहरूको लागि Scrambler रिसेट (SR) वा Start-Super-Block (SSB) प्राप्त गर्दछ। • 4-लेन मोडको लागि, लेन लक प्राप्त हुन्छ जब RX कोरले कम्तिमा 510 पटक प्रत्येक 3 FRL क्यारेक्टर अवधिहरूको लागि Scrambler रिसेट (SR) वा Start-Super-Block (SSB) प्राप्त गर्दछ।
rxcore_frl_ffe_levels	आउटपुट	4	RX कोरमा SCDC 0x31 दर्ता बिट [7:4] मा FFE_level बिटसँग मेल खान्छ।
rxcore_frl_flt_ready	इनपुट	1	RX लिंक प्रशिक्षण प्रक्रिया सुरु गर्नको लागि तयार छ भनेर संकेत गर्न दाबी गर्दछ। जब दाबी गरिन्छ, SCDC दर्ता 0x40 बिट 6 मा FLT_ready बिट पनि दाबी गरिन्छ।
rxcore_frl_src_test_config	इनपुट	8	स्रोत परीक्षण कन्फिगरेसनहरू निर्दिष्ट गर्दछ। मान SCDC दर्ता 0x35 मा SCDC परीक्षण कन्फिगरेसन दर्तामा लेखिएको छ।
rxcore_tbcr	आउटपुट	1	घडी अनुपातमा TMDS बिट संकेत गर्दछ; SCDC दर्ता 0x20 बिट 1 मा TMDS_Bit_Clock_Ratio दर्तासँग मेल खान्छ। • HDMI 2.0 मोडमा चल्दा, यो बिट दाबी गरिन्छ। TMDS बिट देखि घडी अनुपात 40:1 को संकेत गर्दछ। • HDMI 1.4b मा चल्दा, यो बिट दाबी गरिएको छैन। 10:1 को घडी अनुपातमा TMDS बिट संकेत गर्दछ। • यो बिट FRL मोडको लागि प्रयोग नगरिएको छ।
rxcore_scrambler_enable	आउटपुट	1	यदि प्राप्त डाटा स्क्याम्बल गरिएको छ भने संकेत गर्दछ; SCDC दर्ता 0x20 बिट 0 मा Scrambling_Enable फिल्डसँग मेल खान्छ।
rxcore_audio_de	आउटपुट	1	HDMI RX कोर अडियो इन्टरफेसहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
rxcore_audio_data	आउटपुट	256
rxcore_audio_info_ai	आउटपुट	48

rxcore_audio_N	आउटपुट	20
rxcore_audio_CTS	आउटपुट	20
rxcore_audio_metadata	आउटपुट	165
rxcore_audio_format	आउटपुट	5
rxcore_aux_pkt_data	आउटपुट	72	HDMI RX कोर सहायक इन्टरफेसहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
rxcore_aux_pkt_addr	आउटपुट	6
rxcore_aux_pkt_wr	आउटपुट	1
rxcore_aux_data	आउटपुट	72
rxcore_aux_sop	आउटपुट	1
rxcore_aux_eop	आउटपुट	1
rxcore_aux_valid	आउटपुट	1
rxcore_aux_error	आउटपुट	1
rxcore_gcp	आउटपुट	6	HDMI RX कोर साइडब्यान्ड संकेतहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
rxcore_info_avi	आउटपुट	123
rxcore_info_vsi	आउटपुट	61
rxcore_locked	आउटपुट	1	HDMI RX कोर भिडियो पोर्टहरू नोट: एन = पिक्सेल प्रति घडी सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
rxcore_vid_data	आउटपुट	N*०.०२५
rxcore_vid_vsync	आउटपुट	N
rxcore_vid_hsync	आउटपुट	N
rxcore_vid_de	आउटपुट	N
rxcore_vid_valid	आउटपुट	1
rxcore_vid_lock	आउटपुट	1
rxcore_mode	आउटपुट	1	HDMI RX कोर नियन्त्रण र स्थिति पोर्टहरू। नोट: एन = प्रति घडी प्रतीकहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
rxcore_ctrl	आउटपुट	N*6
rxcore_color_depth_sync	आउटपुट	2
hdmi_5v_tetect	इनपुट	1	HDMI RX 5V पत्ता लगाउनुहोस् र हटप्लग पत्ता लगाउनुहोस्। सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
hdmi_rx_hpd	आउटपुट	1
rx_hpd_trigger	इनपुट	1

I2C सिग्नलहरू
hdmi_rx_i2c_sda	इनपुट	1	HDMI RX DDC र SCDC इन्टरफेस।
hdmi_rx_i2c_scl	इनपुट	1

RX EDID RAM संकेतहरू
edid_ram_access	इनपुट	1	HDMI RX EDID RAM पहुँच इन्टरफेस।

edid_ram_address	इनपुट	8	जब तपाईं EDID RAM बाट लेख्न वा पढ्न चाहनुहुन्छ भने edid_ram_access माथी गर्नुहोस्, अन्यथा यो संकेत कम राख्नु पर्छ। जब तपाइँ edid_ram_access माथी गर्नुहुन्छ, हटप्लग सिग्नलले EDID RAM मा लेख्न वा पढ्न अनुमति दिन डिसर्ट गर्दछ। जब EDID RAM पहुँच पूरा हुन्छ, तपाईंले edid_ram_assess र हटप्लग सिग्नल एस्सर्टहरू डिसर्ट गर्नुपर्छ। हटप्लग सिग्नल टगल गर्ने कारणले स्रोतले नयाँ EDID पढ्नेछ।
edid_ram_write	इनपुट	1
edid_ram_read	इनपुट	1
edid_ram_readdata	आउटपुट	8
edid_ram_writedata	इनपुट	8
edid_ram_waitrequest	आउटपुट	1

तालिका 18. HDMI TX शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट संकेतहरू
mgmt_clk	इनपुट	1	प्रणाली घडी इनपुट (100 मेगाहर्ट्ज)।
रिसेट	इनपुट	1	प्रणाली रिसेट इनपुट।
tx_tmds_clk	इनपुट	1	HDMI RX TMDS घडी।
txfpll_refclk1	इनपुट	1	TX PLL सन्दर्भ घडीको लागि घडी इनपुट 1. घडी आवृत्ति 100 मेगाहर्ट्ज छ।
tx_vid_clk	आउटपुट	1	भिडियो घडी आउटपुट।
tx_frl_clk	आउटपुट	1	FRL घडी आउटपुट।
sys_init प्रयोग गर्न सजिलो छ।	इनपुट	1	पावर-अपमा प्रणाली रिसेट गर्न प्रणाली प्रारम्भिकरण।
tx_init_done	इनपुट	1	TX पुन: कन्फिगरेसन व्यवस्थापन ब्लक र ट्रान्सीभर पुन: कन्फिगरेसन इन्टरफेस रिसेट गर्न TX प्रारम्भिकरण।

TX ट्रान्सीभर र IOPLL संकेतहरू
txpll_frl_locked	आउटपुट	1	लिङ्क गति घडी र FRL घडी IOPLL लक भएको संकेत गर्दछ।
txfpll_locked	आउटपुट	1	TX PLL लक भएको संकेत गर्दछ।
txphy_serial_data	आउटपुट	4	TX नेटिभ PHY बाट HDMI क्रमिक डेटा।
txphy_ready	आउटपुट	1	TX नेटिभ PHY तयार भएको संकेत गर्दछ।
txphy_cal_busy	आउटपुट	1	TX मूल PHY क्यालिब्रेसन व्यस्त संकेत।
txphy_cal_busy_raw	आउटपुट	4	ट्रान्सीभर आर्बिटरलाई क्यालिब्रेसन व्यस्त संकेत।
txphy_cal_busy_gated	इनपुट	4	ट्रान्सीभर आर्बिटरबाट TX नेटिभ PHY सम्म क्यालिब्रेसन व्यस्त सिग्नल।
txphy_rcfg_busy	आउटपुट	1	TX PHY पुन: कन्फिगरेसन प्रगतिमा रहेको संकेत गर्दछ।
txphy_rcfg_slave_write	इनपुट	4	ट्रान्सीभर पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेस TX नेटिभ PHY बाट ट्रान्सीभर आर्बिटरमा।
txphy_rcfg_slave_read	इनपुट	4
txphy_rcfg_slave_address	इनपुट	40
txphy_rcfg_slave_writedata इनपुट 128 txphy_rcfg_slave_readdata आउटपुट 128 txphy_rcfg_slave_waitrequest आउटपुट 4

TX पुन: कन्फिगरेसन व्यवस्थापन
tx_tmds_freq	इनपुट	24	HDMI TX TMDS घडी आवृत्ति मान (१० ms मा)।
tx_os	आउटपुट	2	ओभरमाampलिंग कारक: • ०: १x ओभरampling •१:२× ओभरampling •०: १x ओभरampling
txphy_rcfg_master_write	आउटपुट	1	TX पुन: कन्फिगरेसन व्यवस्थापन ट्रान्सीभर आर्बिटरमा Avalon मेमोरी-म्याप गरिएको इन्टरफेस।
txphy_rcfg_master_read	आउटपुट	1
txphy_rcfg_master_address	आउटपुट	12
txphy_rcfg_master_writedata	आउटपुट	32
txphy_rcfg_master_readdata	इनपुट	32
txphy_rcfg_master_waitrequest	इनपुट	1
tx_reconfig_done	आउटपुट	1	TX पुन: कन्फिगरेसन प्रक्रिया पूरा भएको संकेत गर्दछ।

HDMI TX कोर सिग्नलहरू
tx_vid_clk_locked	इनपुट	1	संकेत गर्दछ vid_clk स्थिर छ।
txcore_ctrl	इनपुट	N*6	HDMI TX कोर नियन्त्रण इन्टरफेसहरू। नोट: एन = पिक्सेल प्रति घडी सन्दर्भ गर्नुहोस् स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
txcore_mode	इनपुट	1
txcore_audio_de	इनपुट	1	HDMI TX कोर अडियो इन्टरफेसहरू। सन्दर्भ गर्नुहोस् स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
txcore_audio_mute	इनपुट	1
txcore_audio_data	इनपुट	256
txcore_audio_info_ai	इनपुट	49
txcore_audio_N	इनपुट	20
txcore_audio_CTS	इनपुट	20
txcore_audio_metadata	इनपुट	166
txcore_audio_format	इनपुट	5
txcore_aux_ready	आउटपुट	1	HDMI TX कोर सहायक इन्टरफेसहरू। सन्दर्भ गर्नुहोस् स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
txcore_aux_data	इनपुट	72
txcore_aux_sop	इनपुट	1
txcore_aux_eop	इनपुट	1

txcore_aux_valid	इनपुट	1
txcore_gcp	इनपुट	6	HDMI TX कोर साइडब्यान्ड संकेतहरू। सन्दर्भ गर्नुहोस् स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
txcore_info_avi	इनपुट	123
txcore_info_vsi	इनपुट	62
txcore_i2c_master_write	इनपुट	1	TX I2C मास्टर Avalon मेमोरी-म्याप गरिएको इन्टरफेस TX कोर भित्र I2C मास्टरमा। नोट: तपाईंले अन गर्दा मात्र यी संकेतहरू उपलब्ध हुन्छन् I2C समावेश गर्नुहोस् प्यारामिटर।
txcore_i2c_master_read	इनपुट	1
txcore_i2c_master_address	इनपुट	4
txcore_i2c_master_writedata	इनपुट	32
txcore_i2c_master_readdata	आउटपुट	32
txcore_vid_data	इनपुट	N*०.०२५	HDMI TX कोर भिडियो पोर्टहरू। नोट: एन = पिक्सेल प्रति घडीरेफ er लाई स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
txcore_vid_vsync	इनपुट	N
txcore_vid_hsync	इनपुट	N
txcore_vid_de	इनपुट	N
txcore_vid_ready	आउटपुट	1
txcore_vid_overflow	आउटपुट	1
txcore_vid_valid	इनपुट	1
txcore_frl_rate	इनपुट	4	SCDC दर्ता इन्टरफेस।
txcore_frl_pattern	इनपुट	16
txcore_frl_start	इनपुट	1
txcore_scrambler_enable	इनपुट	1
txcore_tbcr	इनपुट	1

I2C सिग्नलहरू
nios_tx_i2c_sda_in	आउटपुट	1	Nios II प्रोसेसरबाट आउटपुट बफरमा SCDC र DDC को लागि TX I2C मास्टर इन्टरफेस। नोट: यदि तपाइँ खोल्नुहोस् I2C समावेश गर्नुहोस् प्यारामिटर, यी संकेतहरू TX कोर भित्र राखिनेछ र यो स्तरमा देखिने छैन।
nios_tx_i2c_scl_in	आउटपुट	1
nios_tx_i2c_sda_oe	इनपुट	1
nios_tx_i2c_scl_oe	इनपुट	1
nios_ti_i2c_sda_in	आउटपुट	1	Bitec HDMI 2 FMC छोरी कार्डमा TI redriver नियन्त्रण गर्न Nios II प्रोसेसरबाट आउटपुट बफरमा TX I2.1C मास्टर इन्टरफेस।
nios_ti_i2c_scl_in	आउटपुट	1
nios_ti_i2c_sda_oe	इनपुट	1
nios_ti_i2c_scl_oe	इनपुट	1
hdmi_tx_i2c_sda	इनपुट	1	TX I2C इन्टरफेसहरू SCDC र DDC इन्टरफेसहरू आउटपुट बफरबाट HDMI TX कनेक्टरमा।
hdmi_tx_i2c_scl	इनपुट	1
hdmi_tx_ti_i2c_sda	इनपुट	1	Bitec HDMI 2 FMC छोरी कार्डमा TX I2.1C आउटपुट बफरबाट TI रिड्रिभरमा इन्टरफेसहरू।
hdmi_tx_ti_i2c_scl	इनपुट	1

tx_hpd_req	आउटपुट	1	HDMI TX हटप्लगले इन्टरफेसहरू पत्ता लगाउँछ।
hdmi_tx_hpd_n	इनपुट	1

तालिका 19. ट्रान्सीभर आर्बिटर सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
clk	इनपुट	1	पुन: कन्फिगरेसन घडी। यो घडीले पुन: कन्फिगरेसन व्यवस्थापन ब्लकहरूसँग समान घडी साझेदारी गर्नुपर्छ।
रिसेट	इनपुट	1	संकेत रिसेट गर्नुहोस्। यो रिसेटले पुन: कन्फिगरेसन व्यवस्थापन ब्लकहरूसँग समान रिसेट साझेदारी गर्नुपर्छ।
rx_rcfg_en	इनपुट	1	RX पुन: कन्फिगरेसन सक्षम संकेत।
tx_rcfg_en	इनपुट	1	TX पुन: कन्फिगरेसन सक्षम संकेत।
rx_rcfg_ch	इनपुट	2	RX कोरमा कुन च्यानल पुन: कन्फिगर गर्ने भनेर संकेत गर्छ। यो संकेत सधैं दृढ रहनुपर्छ।
tx_rcfg_ch	इनपुट	2	TX कोरमा कुन च्यानल पुन: कन्फिगर गर्ने भनेर संकेत गर्छ। यो संकेत सधैं दृढ रहनुपर्छ।
rx_reconfig_mgmt_write	इनपुट	1	RX पुन: कन्फिगरेसन व्यवस्थापनबाट Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू पुन: कन्फिगरेसन।
rx_reconfig_mgmt_read	इनपुट	1
rx_reconfig_mgmt_address	इनपुट	10
rx_reconfig_mgmt_writedata	इनपुट	32
rx_reconfig_mgmt_readdata	आउटपुट	32
rx_reconfig_mgmt_waitrequest	आउटपुट	1
tx_reconfig_mgmt_write	इनपुट	1	TX पुन: कन्फिगरेसन व्यवस्थापनबाट Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू पुन: कन्फिगरेसन।
tx_reconfig_mgmt_read	इनपुट	1
tx_reconfig_mgmt_address	इनपुट	10
tx_reconfig_mgmt_writedata	इनपुट	32
tx_reconfig_mgmt_readdata	आउटपुट	32
tx_reconfig_mgmt_waitrequest	आउटपुट	1
reconfig_write	आउटपुट	1	ट्रान्सीभरमा Avalon मेमोरी म्याप गरिएको इन्टरफेसहरू पुन: कन्फिगरेसन।
reconfig_read	आउटपुट	1
reconfig_address	आउटपुट	10
reconfig_writedata	आउटपुट	32
rx_reconfig_readdata	इनपुट	32
rx_reconfig_waitrequest	इनपुट	1
tx_reconfig_readdata	इनपुट	1
tx_reconfig_waitrequest	इनपुट	1

rx_cal_busy	इनपुट	1	RX ट्रान्सीभरबाट क्यालिब्रेसन स्थिति संकेत।
tx_cal_busy	इनपुट	1	TX ट्रान्सीभरबाट क्यालिब्रेसन स्थिति संकेत।
rx_reconfig_cal_busy	आउटपुट	1	RX ट्रान्सीभर PHY रिसेट नियन्त्रणमा क्यालिब्रेसन स्थिति संकेत।
tx_reconfig_cal_busy	आउटपुट	1	TX ट्रान्सीभर PHY रिसेट नियन्त्रणबाट क्यालिब्रेसन स्थिति संकेत।

तालिका २०. RX-TX लिङ्क सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
vid_clk	इनपुट	1	HDMI भिडियो घडी।
rx_vid_lock	इनपुट	3	HDMI RX भिडियो लक स्थिति संकेत गर्दछ।
rx_vid_valid	इनपुट	1	HDMI RX भिडियो इन्टरफेस।
rx_vid_de	इनपुट	N
rx_vid_hsync	इनपुट	N
rx_vid_vsync	इनपुट	N
rx_vid_data	इनपुट	N*०.०२५
rx_aux_eop	इनपुट	1	HDMI RX सहायक इन्टरफेसहरू।
rx_aux_sop	इनपुट	1
rx_aux_valid	इनपुट	1
rx_aux_data	इनपुट	72
tx_vid_de	आउटपुट	N	HDMI TX भिडियो इन्टरफेस। नोट: एन = पिक्सेल प्रति घडी
tx_vid_hsync	आउटपुट	N
tx_vid_vsync	आउटपुट	N
tx_vid_data	आउटपुट	N * 48२XNUMX
tx_vid_valid	आउटपुट	1
tx_vid_ready	इनपुट	1
tx_aux_eop	आउटपुट	1	HDMI TX सहायक इन्टरफेसहरू।
tx_aux_sop	आउटपुट	1
tx_aux_valid	आउटपुट	1
tx_aux_data	आउटपुट	72
tx_aux_ready	इनपुट	1

तालिका २१. प्लेटफर्म डिजाइनर प्रणाली संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
cpu_clk_in_clk_clk	इनपुट	1	CPU घडी।
cpu_rst_in_reset_reset	इनपुट	1	CPU रिसेट।

edid_ram_slave_translator_avalon_anti_slave_0_address	आउटपुट	8	EDID RAM पहुँच इन्टरफेसहरू।
edid_ram_slave_translator_avalon_anti_slave_0_write	आउटपुट	1
edid_ram_slave_translator_avalon_anti_slave_0_read	आउटपुट	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	इनपुट	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	आउटपुट	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	इनपुट	1
hdmi_i2c_master_i2c_serial_sda_in	इनपुट	1	I2C मास्टर इन्टरफेसहरू Nios II प्रोसेसरबाट DDC र SCDC नियन्त्रणको लागि आउटपुट बफरमा।
hdmi_i2c_master_i2c_serial_scl_in	इनपुट	1
hdmi_i2c_master_i2c_serial_sda_oe	आउटपुट	1
hdmi_i2c_master_i2c_serial_scl_oe	आउटपुट	1
redriver_i2c_master_i2c_serial_sda_in	इनपुट	1	I2C मास्टर इन्टरफेसहरू Nios II प्रोसेसरबाट TI रिड्रिभर सेटिङ कन्फिगरेसनको लागि आउटपुट बफरमा।
redriver_i2c_master_i2c_serial_scl_in	इनपुट	1
redriver_i2c_master_i2c_serial_sda_oe	आउटपुट	1
redriver_i2c_master_i2c_serial_scl_oe	आउटपुट	1
pio_in0_external_connection_export	इनपुट	32	समानान्तर इनपुट आउटपुट इन्टरफेसहरू। • बिट ०: EDID पासथ्रु मोड नियन्त्रण गर्न user_dipsw सिग्नलमा जडान गरियो। •बिट १: TX HPD अनुरोध • बिट २: TX ट्रान्सीभर तयार छ •बिट्स ३: TX पुन:कन्फिगरेसन सकियो •बिट्स ४–७: आरक्षित • बिट्स ८–११: RX FRL दर • बिट १२: RX TMDS बिट घडी अनुपात • बिट्स १३–१६: RX FRL लक गरियो • बिट्स १७–२०: RX FFE स्तरहरू • बिट २१: RX पङ्क्तिबद्धता लक भयो

संकेत	दिशा	चौडाइ	विवरण
			• बिट २२: RX भिडियो लक • बिट २३: बाह्य सिङ्कबाट SCDC दर्ताहरू पढ्न प्रयोगकर्ता पुस बटन २ •बिट्स ४–७: आरक्षित
pio_out0_external_connection_export	आउटपुट	32	समानान्तर इनपुट आउटपुट इन्टरफेसहरू। • बिट ०: TX HPD स्वीकृति • बिट १: TX प्रारम्भिकरण सम्पन्न भयो • बिट्स २–७: आरक्षित • बिट्स ८–११: TX FRL दर •बिट्स १२–२७: TX FRL लिङ्क प्रशिक्षण ढाँचा • बिट २८: TX FRL सुरु • बिट्स २–७: आरक्षित
pio_out1_external_connection_export	आउटपुट	32	समानान्तर इनपुट आउटपुट इन्टरफेसहरू। • बिट ०: RX EDID RAM पहुँच • बिट १: RX FLT तयार छ • बिट्स २–७: आरक्षित • बिट्स ८–१५: RX FRL स्रोत परीक्षण कन्फिगरेसन •बिट्स ४–७: आरक्षित

२.१। 2.1. डिजाइन RTL प्यारामिटरहरू
डिजाइन पूर्व अनुकूलन गर्न HDMI TX र RX शीर्ष RTL प्यारामिटरहरू प्रयोग गर्नुहोस्ample।
धेरै जसो डिजाइन प्यारामिटरहरू उपलब्ध छन् डिजाइन पूर्वample HDMI Intel FPGA IP प्यारामिटर सम्पादकको ट्याब। तपाईं अझै पनि डिजाइन पूर्व परिवर्तन गर्न सक्नुहुन्छampले सेटिङहरू तपाईंले RTL प्यारामिटरहरू मार्फत प्यारामिटर सम्पादकमा बनाउनुभयो।
तालिका 22. HDMI RX शीर्ष प्यारामिटरहरू

प्यारामिटर	मूल्य	विवरण
SUPPORT_DEEP_COLOR	• ०: गहिरो रङ छैन •: गहिरो रंग	कोरले गहिरो रङ ढाँचाहरू सङ्केतन गर्न सक्छ कि भनेर निर्धारण गर्छ।
SUPPORT_AUXILIARY	• ०: AUX छैन •1: AUX	यदि सहायक च्यानल इन्कोडिङ समावेश छ भने निर्धारण गर्दछ।
SYMBOLS_PER_CLOCK	8	Intel Arria 8 उपकरणहरूको लागि प्रति घडी 10 प्रतीकहरू समर्थन गर्दछ।
SUPPORT_AUDIO	• ०: अडियो छैन • १: अडियो	कोरले अडियो इन्कोड गर्न सक्छ कि भनेर निर्धारण गर्छ।

EDID_RAM_ADDR_WIDTH	३ (पूर्वनिर्धारित मान)	EDID RAM आकारको लग आधार २।
BITEC_DAUGHTER_CARD_REV	•0: कुनै पनि Bitec HDMI छोरी कार्डलाई लक्षित गर्दैन •4: Bitec HDMI छोरी कार्ड संशोधन ४ लाई समर्थन गर्दछ •6: लक्ष्य Bitec HDMI छोरी कार्ड संशोधन 6 • 11: लक्ष्यीकरण Bitec HDMI छोरी कार्ड संशोधन 11 (पूर्वनिर्धारित)	प्रयोग गरिएको Bitec HDMI बेटी कार्डको संशोधन निर्दिष्ट गर्दछ। जब तपाइँ संशोधन परिवर्तन गर्नुहुन्छ, डिजाइनले ट्रान्सीभर च्यानलहरू बदल्न सक्छ र Bitec HDMI छोरी कार्ड आवश्यकताहरू अनुसार ध्रुवता उल्टाउन सक्छ। यदि तपाईंले BITEC_DAUGHTER_CARD_REV प्यारामिटरलाई ० मा सेट गर्नुभयो भने, डिजाइनले ट्रान्सीभर च्यानलहरू र ध्रुवतामा कुनै परिवर्तन गर्दैन।
POLARITY_INVERSION	• ०: उल्टो ध्रुवता • १: ध्रुवता उल्टो नगर्नुहोस्	इनपुट डेटाको प्रत्येक बिटको मान उल्टाउन यो प्यारामिटरलाई 1 मा सेट गर्नुहोस्। यो प्यारामिटरलाई 1 मा सेट गर्नाले RX ट्रान्ससिभरको rx_polinv पोर्टमा 4'b1111 असाइन गर्दछ।

तालिका २३. HDMI TX शीर्ष प्यारामिटरहरू

प्यारामिटर	मूल्य	विवरण
USE_FPLL	1	FPLL लाई TX PLL को रूपमा Intel Arria 10 उपकरणहरूको लागि मात्र समर्थन गर्दछ। सधैं यो प्यारामिटर 1 मा सेट गर्नुहोस्।
SUPPORT_DEEP_COLOR	•०: गहिरो रङ छैन • १: गहिरो रङ	कोरले गहिरो रङ ढाँचाहरू सङ्केतन गर्न सक्छ कि भनेर निर्धारण गर्छ।
SUPPORT_AUXILIARY	• ०: AUX छैन • १: AUX	यदि सहायक च्यानल इन्कोडिङ समावेश छ भने निर्धारण गर्दछ।
SYMBOLS_PER_CLOCK	8	Intel Arria 8 उपकरणहरूको लागि प्रति घडी 10 प्रतीकहरू समर्थन गर्दछ।
SUPPORT_AUDIO	• ०: अडियो छैन • १: अडियो	कोरले अडियो इन्कोड गर्न सक्छ कि भनेर निर्धारण गर्छ।
BITEC_DAUGHTER_CARD_REV	• ०: Bitec HDMI छोरी कार्डलाई लक्षित गर्दैन • ४: Bitec HDMI छोरी कार्ड संशोधन ४ लाई समर्थन गर्दछ • 6: लक्ष्य Bitec HDMI छोरी कार्ड संशोधन 6 • 11: लक्ष्यीकरण Bitec HDMI छोरी कार्ड संशोधन 11 (पूर्वनिर्धारित)	प्रयोग गरिएको Bitec HDMI बेटी कार्डको संशोधन निर्दिष्ट गर्दछ। जब तपाइँ संशोधन परिवर्तन गर्नुहुन्छ, डिजाइनले ट्रान्सीभर च्यानलहरू बदल्न सक्छ र Bitec HDMI छोरी कार्ड आवश्यकताहरू अनुसार ध्रुवता उल्टाउन सक्छ। यदि तपाईंले BITEC_DAUGHTER_CARD_REV प्यारामिटरलाई ० मा सेट गर्नुभयो भने, डिजाइनले ट्रान्सीभर च्यानलहरू र ध्रुवतामा कुनै परिवर्तन गर्दैन।
POLARITY_INVERSION	• ०: उल्टो ध्रुवता • १: ध्रुवता उल्टो नगर्नुहोस्	इनपुट डेटाको प्रत्येक बिटको मान उल्टाउन यो प्यारामिटरलाई 1 मा सेट गर्नुहोस्। यो प्यारामिटरलाई 1 मा सेट गर्नाले TX ट्रान्ससिभरको tx_polinv पोर्टमा 4'b1111 असाइन गर्दछ।

२. हार्डवेयर सेटअप
HDMI FRL-सक्षम डिजाइन पूर्वample HDMI 2.1 सक्षम छ र मानक HDMI भिडियो स्ट्रिमको लागि लुपथ्रु प्रदर्शन गर्दछ।
हार्डवेयर परीक्षण चलाउनको लागि, HDMI-सक्षम यन्त्र-जस्तै HDMI इन्टरफेस भएको ग्राफिक्स कार्ड- HDMI सिंक इनपुटमा जडान गर्नुहोस्। डिजाइनले HDMI 2.1 वा HDMI 2.0/1.4b स्रोत र सिंक दुवैलाई समर्थन गर्दछ।

1. HDMI सिङ्कले पोर्टलाई मानक भिडियो स्ट्रिममा डिकोड गर्छ र यसलाई घडी रिकभरी कोरमा पठाउँछ।
2. HDMI RX कोरले DCFIFO मार्फत HDMI TX कोरको समानान्तरमा फर्काउनको लागि भिडियो, सहायक, र अडियो डेटालाई डिकोड गर्छ।
3. FMC बेटी कार्डको HDMI स्रोत पोर्टले छविलाई मनिटरमा पठाउँछ।

नोट:
यदि तपाईं अर्को Intel FPGA विकास बोर्ड प्रयोग गर्न चाहनुहुन्छ भने, तपाईंले यन्त्र असाइनमेन्ट र पिन असाइनमेन्टहरू परिवर्तन गर्नुपर्छ। ट्रान्सीभर एनालग सेटिङ Intel Arria 10 FPGA विकास किट र Bitec HDMI 2.1 छोरी कार्डको लागि परीक्षण गरिएको छ। तपाईं आफ्नो बोर्डको लागि सेटिङहरू परिमार्जन गर्न सक्नुहुन्छ।
तालिका 24. अन-बोर्ड पुश बटन र प्रयोगकर्ता LED कार्यहरू

पुश बटन / एलईडी	कार्य
cpu_resetn	प्रणाली रिसेट गर्न एक पटक थिच्नुहोस्।
user_dipsw	पासथ्रु मोड टगल गर्न प्रयोगकर्ता-परिभाषित DIP स्विच। • बन्द (पूर्वनिर्धारित स्थिति) = पासथ्रु FPGA मा HDMI RX ले बाह्य सिंकबाट EDID प्राप्त गर्छ र यसलाई जोडिएको बाह्य स्रोतमा प्रस्तुत गर्दछ। • ON = तपाईंले Nios II टर्मिनलबाट RX अधिकतम FRL दर नियन्त्रण गर्न सक्नुहुन्छ। आदेशले अधिकतम FRL दर मान हेरफेर गरेर RX EDID परिमार्जन गर्दछ। फरक FRL दरहरू सेट गर्ने बारे थप जानकारीको लागि पृष्ठ 33 मा विभिन्न FRL दरहरूमा डिजाइन चलाउने सन्दर्भ गर्नुहोस्।
user_pb[0]	मानक HDMI स्रोतमा HPD सिग्नल टगल गर्न एक पटक थिच्नुहोस्।
user_pb[1]	आरक्षित।
user_pb[2]	Bitec HDMI 2.1 FMC छोरी कार्डको TX मा जडान भएको सिंकबाट SCDC दर्ताहरू पढ्न एक पटक थिच्नुहोस्। नोट: पढ्न सक्षम गर्न, तपाईंले सफ्टवेयरमा DEBUG_MODE लाई 1 मा सेट गर्नुपर्छ।
USER_LED[0]	RX TMDS घडी PLL लक स्थिति। •0 = अनलक • १ = लक गरिएको
USER_LED[1]	RX ट्रान्सीभर तयार स्थिति। •0 = तयार छैन • १ = तयार
USER_LED[2]	RX लिंक गति घडी PLL, र RX भिडियो र FRL घडी PLL लक स्थिति। • ० = RX घडी PLL मध्ये कुनै एक अनलक छ • १ = दुबै RX घडी PLL लक छन्
USER_LED[3]	RX HDMI कोर पङ्क्तिबद्धता र डेस्क्यू लक स्थिति। • ० = कम्तिमा १ च्यानल अनलक छ • १ = सबै च्यानलहरू बन्द छन्
USER_LED[4]	RX HDMI भिडियो लक स्थिति। • ० = अनलक • १ = लक गरिएको
USER_LED[5]	TX लिंक गति घडी PLL, र TX भिडियो र FRL घडी PLL लक स्थिति। •0 = कुनै एक TX घडी PLL अनलक छ • १ = दुबै TX घडी PLL लक छन्
USER_LED[6] USER_LED[7]	TX ट्रान्सीभर तयार स्थिति। • ० = तयार छैन • १ = तयार TX लिङ्क प्रशिक्षण स्थिति। • ० = असफल • १ = उत्तीर्ण

२.३ सिमुलेशन टेस्टबेन्च
सिमुलेशन टेस्टबेन्चले HDMI TX सिरियल लूपब्याकलाई RX कोरमा सिमुलेट गर्छ।
नोट:
यो सिमुलेशन टेस्टबेन्च समावेशी I2C प्यारामिटर सक्षम भएका डिजाइनहरूको लागि समर्थित छैन।
चित्र १। HDMI Intel FPGA IP सिमुलेशन टेस्टबेन्च ब्लक रेखाचित्रतालिका 25. Testbench अवयवहरू

कम्पोनेन्ट	विवरण
भिडियो TPG	भिडियो परीक्षण ढाँचा जनरेटर (TPG) भिडियो उत्तेजना प्रदान गर्दछ।
अडियो एसampले जनरल	अडियो एसampले जेनरेटरले अडियो प्रदान गर्दछampउत्तेजक। जेनेरेटरले अडियो च्यानल मार्फत प्रसारित गर्नको लागि बढ्दो परीक्षण डेटा ढाँचा उत्पन्न गर्दछ।
Aux Sampले जनरल	अक्स एसampले जेनेरेटरले सहायक s प्रदान गर्दछampउत्तेजक। जेनेरेटरले ट्रान्समिटरबाट पठाउनको लागि निश्चित डाटा उत्पन्न गर्दछ।

CRC जाँच	यो परीक्षकले TX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ।
अडियो डाटा जाँच	अडियो डेटा जाँचले बढ्दो परीक्षण डेटा ढाँचा प्राप्त भएको र सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्छ।
Aux डाटा जाँच	aux डेटा जाँचले अपेक्षित aux डाटा प्राप्त भएको छ वा प्राप्तकर्ता पक्षमा सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्दछ।

HDMI सिमुलेशन टेस्टबेन्चले निम्न प्रमाणिकरण परीक्षणहरू गर्छ:

HDMI सुविधा	प्रमाणीकरण
भिडियो डाटा	• टेस्टबेन्चले इनपुट र आउटपुट भिडियोमा CRC जाँच लागू गर्छ। • यसले प्राप्त भिडियो डेटामा गणना गरिएको CRC विरुद्ध प्रसारित डाटाको CRC मान जाँच गर्दछ। • टेस्टबेन्चले रिसिभरबाट ४ स्थिर V-SYNC संकेतहरू पत्ता लगाएपछि जाँच गर्छ।
सहायक डाटा	• aux sampले जेनेरेटरले ट्रान्समिटरबाट पठाउनको लागि निश्चित डाटा उत्पन्न गर्दछ। • रिसीभर पक्षमा, जेनेरेटरले अपेक्षित सहायक डाटा प्राप्त भएको छ वा सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्दछ।
अडियो डाटा	• अडियो एसample जेनेरेटरले अडियो च्यानल मार्फत प्रसारित गर्नको लागि बढ्दो परीक्षण डेटा ढाँचा उत्पन्न गर्दछ। • रिसिभर पक्षमा, अडियो डेटा परीक्षकले जाँच गर्दछ र तुलना गर्दछ कि वृद्धि हुने परीक्षण डेटा ढाँचा प्राप्त भएको छ र सही रूपमा डिकोड गरिएको छ।

एक सफल सिमुलेशन निम्न सन्देश संग समाप्त हुन्छ:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = ०
# BPP = ०
# AUDIO_FREQUENCY (kHz) = ४८
# अडियो_ च्यानल = ८
# सिमुलेशन पास
तालिका 26. HDMI Intel FPGA IP डिजाइन पूर्वampले समर्थित सिमुलेटरहरू

सिमुलेटर	भेरिलग एचडीएल	VHDL
ModelSim - Intel FPGA संस्करण / ModelSim - Intel FPGA स्टार्टर संस्करण	हो	हो
VCS/VCS MX	हो	हो
रिभिएरा-प्रो	हो	हो
Xcelium समानान्तर	हो	छैन

२.१४. डिजाइन सीमाहरू
तपाईंले HDMI 2.1 डिजाइन पूर्व स्थापना गर्दा केही सीमितताहरू विचार गर्न आवश्यक छample।

• TX गैर-पासथ्रु मोडमा हुँदा TMDS मोडमा काम गर्न असक्षम हुन्छ। TMDS मोडमा परीक्षण गर्न, user_dipsw लाई फिर्ता पासथ्रु मोडमा टगल गर्नुहोस्।
• Nios II प्रोसेसरले TX लिङ्क प्रशिक्षणलाई अन्य प्रक्रियाहरूबाट कुनै अवरोध बिना पूरा गर्नको लागि सेवा गर्नुपर्छ।

२.१५ डिबगिङ सुविधाहरू
यो डिजाइन पूर्वample ले तपाईंलाई सहयोग गर्न निश्चित डिबगिङ सुविधाहरू प्रदान गर्दछ।
2.15.1। सफ्टवेयर डिबगिङ सन्देश
तपाईँलाई रन-टाइम सहायता प्रदान गर्न सफ्टवेयरमा डिबगिङ सन्देश खोल्न सक्नुहुन्छ।
सफ्टवेयरमा डिबगिङ सन्देश खोल्न, यी चरणहरू पालना गर्नुहोस्:

1. Global.h लिपिमा DEBUG_MODE लाई 1 मा परिवर्तन गर्नुहोस्।
2. Nios II कमाण्ड शेलमा script/build_sw.sh चलाउनुहोस्।
3. उत्पन्न भएको सफ्टवेयर/tx_control/tx_control.elf लाई पुन: प्रोग्राम गर्नुहोस् file Nios II कमाण्ड शेलमा आदेश चलाएर:
   nios2-डाउनलोड -r -g सफ्टवेयर/tx_control/tx_control.elf
4. Nios II कमाण्ड शेलमा Nios II टर्मिनल आदेश चलाउनुहोस्:
   nios2-टर्मिनल

जब तपाइँ डिबगिङ सन्देश सक्रिय गर्नुहुन्छ, निम्न जानकारी प्रिन्ट आउट हुन्छ:

• TX र RX दुबैमा TI redriver सेटिङहरू पढिन्छन् र ELF प्रोग्रामिङ गरेपछि एक पटक देखाइन्छ file.
• RX EDID कन्फिगरेसन र हटप्लग प्रक्रियाको लागि स्थिति सन्देश
• TX मा जडान भएको सिङ्कमा EDID बाट निकालिएको FRL समर्थन जानकारीको साथ वा बिना रिजोल्युसन। यो जानकारी प्रत्येक TX हटप्लगको लागि प्रदर्शित हुन्छ।
• TX लिङ्क प्रशिक्षणको क्रममा TX लिङ्क प्रशिक्षण प्रक्रियाको लागि स्थिति सन्देश।

2.15.2। TX मा जडान भएको सिंकबाट SCDC जानकारी
तपाईंले SCDC जानकारी प्राप्त गर्न यो सुविधा प्रयोग गर्न सक्नुहुन्छ।

1. Nios II कमाण्ड शेलमा Nios II टर्मिनल आदेश चलाउनुहोस्: nios2-terminal
2. Intel Arria 2 FPGA विकास किटमा user_pb[10] थिच्नुहोस्।

सफ्टवेयरले Nios II टर्मिनलमा TX मा जडान भएको सिङ्कमा SCDC जानकारी पढ्छ र प्रदर्शन गर्दछ।
2.15.3। घडी आवृत्ति मापन
विभिन्न घडीहरूको लागि आवृत्ति जाँच गर्न यो सुविधा प्रयोग गर्नुहोस्।

1. hdmi_rx_top र hdmi_tx_top मा files, uncomment "//`define DEBUG_EN 1"।
2. प्रत्येक घडीको घडी फ्रिक्वेन्सी प्राप्त गर्न प्रत्येक mr_rate_detect उदाहरणबाट refclock_measure सिग्नल जोड्नुहोस् सिग्नल ट्याप तर्क विश्लेषकमा (१० ms अवधिमा)।
3. सिग्नल ट्याप तर्क विश्लेषकको साथ डिजाइन कम्पाइल गर्नुहोस्।
4. SOF कार्यक्रम गर्नुहोस् file र सिग्नल ट्याप तर्क विश्लेषक चलाउनुहोस्।

तालिका 27. घडीहरू

मोड्युल	mr_rate_detect उदाहरण	मापन गर्न घडी
hdmi_rx_top	rx_pll_tmds	RX CDR सन्दर्भ घडी 0
	rx_clk0_freq	च्यानल ० बाट RX ट्रान्सीभर घडी बाहिर
	rx_vid_clk_freq	RX भिडियो घडी
	rx_frl_clk_freq	RX FRL घडी
	rx_hsync_freq	प्राप्त भिडियो फ्रेमको Hsync आवृत्ति
hdmi_tx_top	tx_clk0_freq	च्यानल ० बाट TX ट्रान्सीभर घडी बाहिर
	vid_clk_freq	TX भिडियो घडी
	frl_clk_freq	TX FRL घडी
	tx_hsync_freq	प्रसारण हुने भिडियो फ्रेमको Hsync फ्रिक्वेन्सी

2.16 तपाईंको डिजाइन अपग्रेड गर्दै
तालिका २८. HDMI डिजाइन पूर्वampअघिल्लो इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करणको साथ अनुकूलता

डिजाइन पूर्वampले संस्करण	इंटेल क्वार्टस प्राइम प्रो संस्करण २०.३ मा अपग्रेड गर्ने क्षमता
HDMI 2.1 डिजाइन पूर्वample (समर्थन FRL = 1)	छैन

कुनै पनि गैर-कम्प्याटिबल डिजाइनको लागि पूर्वamples, तपाईंले निम्न गर्न आवश्यक छ:

1. नयाँ डिजाइन पूर्व उत्पन्न गर्नुहोस्ampतपाईंको अवस्थित डिजाइनको समान कन्फिगरेसनहरू प्रयोग गरेर हालको Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करणमा।
2. पुरा डिजाइन पूर्व तुलना गर्नुहोस्ampडिजाइन पूर्व संग ले डाइरेक्टरीampले अघिल्लो Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण प्रयोग गरेर उत्पन्न। परिवर्तनहरू माथि पोर्ट फेला पर्यो।

HDMI 2.0 डिजाइन पूर्वample (समर्थन FRL = 0)

HDMI Intel FPGA IP डिजाइन पूर्वample ले तीन RX च्यानलहरू र चार TX च्यानलहरू समावेश गरी एउटा HDMI उदाहरण समानान्तर लूपब्याक देखाउँछ।
तालिका 29. HDMI Intel FPGA IP डिजाइन पूर्वampLe Intel Arria 10 उपकरणहरूको लागि

डिजाइन पूर्वample	डाटा दर	च्यानल मोड	लुपब्याक प्रकार
Arria 10 HDMI RX-TX रिट्रान्समिट	< 6,000 Mbps	सिम्प्लेक्स	FIFO बफरसँग समानान्तर

सुविधाहरू

• डिजाइनले FIFO बफरहरूलाई HDMI सिंक र स्रोत बीचको प्रत्यक्ष HDMI भिडियो स्ट्रिम पासथ्रु प्रदर्शन गर्न इन्स्ट्यान्टियट गर्छ।
  
• प्रारम्भिक डिबगिङको लागि डिजाइनले एलईडी स्थिति प्रयोग गर्दछtage.
• डिजाइन RX र TX मात्र विकल्पहरूसँग आउँछ।
• डिजाइनले RX-TX लिङ्क मोड्युलमा Dynamic Range and Mastering (HDR) InfoFrame को सम्मिलन र फिल्टरिङ प्रदर्शन गर्दछ।
• डिजाइनले TX हट-प्लग घटनाद्वारा ट्रिगर हुँदा बाह्य HDMI सिङ्कबाट बाह्य HDMI स्रोतमा EDID पासथ्रुको व्यवस्थापन देखाउँछ।
• डिजाइनले HDMI TX कोर संकेतहरू प्रबन्ध गर्न DIP स्विच र पुश-बटन मार्फत रन-टाइम नियन्त्रण गर्न अनुमति दिन्छ:
  - DVI वा HDMI एन्कोडेड भिडियो फ्रेम चयन गर्न मोड संकेत
  — info_avi[47], info_vsi[61], र audio_info_ai[48] साइडब्यान्ड वा सहायक डाटा पोर्टहरू मार्फत सहायक प्याकेट प्रसारण चयन गर्न संकेतहरू

RX उदाहरणले बाहिरी भिडियो जेनेरेटरबाट भिडियो स्रोत प्राप्त गर्छ, र डेटा TX उदाहरणमा पठाउनु अघि लुपब्याक FIFO मार्फत जान्छ।
तपाईंले कार्यक्षमता प्रमाणित गर्नको लागि TX कोरमा HDMI जडान भएको बाह्य भिडियो विश्लेषक, मोनिटर, वा टेलिभिजन जडान गर्न आवश्यक छ।
२.१। HDMI 3.1 RX-TX रिट्रान्समिट डिजाइन ब्लक रेखाचित्र
HDMI 2.0 RX-TX रिट्रान्समिट डिजाइन पूर्वample HDMI Intel FPGA IP को लागि सिम्प्लेक्स च्यानल मोडमा समानान्तर लूपब्याक प्रदर्शन गर्दछ।
चित्र 20. HDMI RX-TX रिट्रान्समिट ब्लक डायग्राम (Intel Quartus प्राइम प्रो संस्करण)चित्र 21. HDMI RX-TX रिट्रान्समिट ब्लक डायग्राम (Intel Quartus प्राइम मानक संस्करण)सम्बन्धित जानकारी
Arria 10 PLL सन्दर्भ घडीको लागि PLL क्यास्केडिङ वा गैर-समर्पित घडी पथको जिटर यदि तपाईंको डिजाइन घडीहरूले थप अनुभव गरेमा समाधानको लागि यो समाधानलाई सन्दर्भ गर्नुहोस्।
घमण्ड
१.१। हार्डवेयर र सफ्टवेयर आवश्यकताहरू
Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्दछample।
हार्डवेयर

• Intel Arria 10 GX FPGA विकास किट
• HDMI स्रोत (ग्राफिक्स प्रोसेसर इकाई (GPU))
• HDMI सिंक (मोनिटर)
• Bitec HDMI FMC 2.0 छोरी कार्ड (संशोधन 11)
• HDMI केबलहरू

नोट:
तपाईं आफ्नो Bitec HDMI छोरी कार्डको संशोधन चयन गर्न सक्नुहुन्छ। स्थानीय प्यारामिटर BITEC_DAUGHTER_CARD_REV लाई शीर्ष-स्तरमा 4, 6, वा 11 मा सेट गर्नुहोस् file (a10_hdmi2_demo.v)। जब तपाइँ संशोधन परिवर्तन गर्नुहुन्छ, डिजाइनले ट्रान्सीभर च्यानलहरू बदल्न सक्छ र Bitec HDMI छोरी कार्ड आवश्यकताहरू अनुसार ध्रुवतालाई उल्टाउन सक्छ। यदि तपाईंले BITEC_DAUGHTER_CARD_REV प्यारामिटरलाई ० मा सेट गर्नुभयो भने, डिजाइनले ट्रान्सीभर च्यानलहरू र ध्रुवतामा कुनै परिवर्तन गर्दैन। HDMI 0 डिजाइनको लागि पूर्वampलेस, डिजाइन पूर्व अन्तर्गतample ट्याब, HDMI Daughter Card Revision लाई या त रिभिजन 9, रिभिजन 4, वा कुनै बेटी कार्डमा सेट गर्नुहोस्। पूर्वनिर्धारित मान संशोधन 9 हो।
सफ्टवेयर

• इंटेल क्वार्टस प्राइम संस्करण 18.1 र पछि (हार्डवेयर परीक्षणको लागि)
• ModelSim - Intel FPGA संस्करण, ModelSim - Intel FPGA स्टार्टर संस्करण, , RivieraPRO, VCS (Verilog HDL मात्र)/VCS MX, वा Xcelium समानांतर सिम्युलेटर

२.१। निर्देशिका संरचना
डाइरेक्टरीहरूले उत्पन्न भएको समावेश गर्दछ files HDMI Intel FPGA IP डिजाइन पूर्वको लागिample।
चित्र ४. डिजाइन पूर्वको लागि निर्देशिका संरचनाampleतालिका 30. उत्पन्न RTL Files

फोल्डरहरू	Files
जीएक्सबी	• /gxb_rx.qsys (Intel Quartus प्राइम मानक संस्करण) • /gxb_rx.ip (Intel Quartus प्राइम प्रो संस्करण)
	• /gxb_rx_reset.qsys (Intel Quartus प्राइम मानक संस्करण) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus प्राइम मानक संस्करण) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus प्राइम मानक संस्करण) • /gxb_tx_fpll.ip (Intel Quartus प्राइम प्रो संस्करण)
	• /gxb_tx_reset.qsys (Intel Quartus प्राइम मानक संस्करण) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus प्राइम मानक संस्करण) •/hdmi_rx.ip (Intel Quartus प्राइम प्रो संस्करण)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus प्राइम मानक संस्करण)
	/mr_hdmi_rx_core_top.v (Intel Quartus प्राइम मानक संस्करण)
	/mr_rx_oversample.v (Intel Quartus प्राइम मानक संस्करण)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus प्राइम प्रो संस्करण)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus प्राइम मानक संस्करण) •/hdmi_tx.ip (Intel Quartus प्राइम प्रो संस्करण)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus प्राइम मानक संस्करण)
	/mr_hdmi_tx_core_top.v (Intel Quartus प्राइम मानक संस्करण)
	/mr_tx_oversample.v (Intel Quartus प्राइम मानक संस्करण)
i2c_master (Intel Quartus प्राइम मानक संस्करण)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus प्राइम मानक संस्करण)
	/Panasonic.hex (Intel Quartus प्राइम मानक संस्करण)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus प्राइम मानक संस्करण) • /pll_hdmi.ip (Intel Quartus प्राइम प्रो संस्करण)
	• /pll_hdmi_reconfig.qsys (Intel Quartus प्राइम मानक संस्करण) • /pll_hdmi_reconfig.ip (Intel Quartus प्राइम प्रो संस्करण)
	quartus.ini
सामान्य	• /clock_control.qsys (Intel Quartus प्राइम मानक संस्करण) • /clock_control.ip (Intel Quartus प्राइम प्रो संस्करण)
	• /fifo.qsys (Intel Quartus प्राइम मानक संस्करण) • /fifo.ip (Intel Quartus प्राइम प्रो संस्करण)
	• /output_buf_i2c.qsys (Intel Quartus प्राइम मानक संस्करण) •/output_buf_i2c.ip (Intel Quartus प्राइम प्रो संस्करण)
	/reset_controller.qsys (Intel Quartus प्राइम मानक संस्करण)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus प्राइम प्रो संस्करण)
एचडीआर	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus प्राइम मानक संस्करण)

तालिका 31. उत्पन्न सिमुलेशन Files
थप जानकारीको लागि सिमुलेशन टेस्टबेन्च खण्डमा हेर्नुहोस्।

फोल्डरहरू	Files
एल्डेक	/aldec.do
	/rivierapro_setup.tcl
ताल	/cds.lib
	/hdl.var
	<cds_libs फोल्डर>

सल्लाहकार	/mentor.do
	/msim_setup.tcl
सारांश	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
एक्ससेलियम (Intel Quartus प्राइम प्रो संस्करण)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
सामान्य (Intel Quartus प्राइम प्रो संस्करण)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus प्राइम मानक संस्करण) • /hdmi_rx.ip (Intel Quartus प्राइम प्रो संस्करण)
	/hdmi_rx.sopcinfo (Intel Quartus प्राइम मानक संस्करण)
	/Panasonic.hex (Intel Quartus प्राइम प्रो संस्करण)
	/symbol_aligner.v (Intel Quartus प्राइम प्रो संस्करण)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus प्राइम मानक संस्करण) • /hdmi_tx.ip (Intel Quartus प्राइम प्रो संस्करण)
	/hdmi_tx.sopcinfo (Intel Quartus प्राइम मानक संस्करण)

तालिका 32. उत्पन्न सफ्टवेयर Files

फोल्डरहरू	Files
tx_control_src नोट: tx_control फोल्डरमा यी डुप्लिकेटहरू पनि छन् files.	/intel_fpga_i2c.c (Intel Quartus प्राइम प्रो संस्करण)
	/intel_fpga_i2c.h (Intel Quartus प्राइम प्रो संस्करण)
	/i2c.c (Intel Quartus प्राइम मानक संस्करण)
	/i2c.h (Intel Quartus प्राइम मानक संस्करण)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus प्राइम मानक संस्करण) /ti_i2c.h (Intel Quartus प्राइम मानक संस्करण)

२.३.१। डिजाइन अवयवहरू
HDMI Intel FPGA IP डिजाइन पूर्वample लाई यी घटकहरू चाहिन्छ।
तालिका १०। HDMI RX शीर्ष कम्पोनेन्टहरू

मोड्युल	विवरण
HDMI RX कोर	IP ले ट्रान्ससिभर नेटिभ PHY बाट क्रमिक डेटा प्राप्त गर्दछ र डेटा पङ्क्तिबद्धता, च्यानल डेस्क्यू, TMDS डिकोडिङ, सहायक डेटा डिकोडिङ, भिडियो डेटा डिकोडिङ, अडियो डेटा डिकोडिङ, र डिस्क्र्याम्बलिङ प्रदर्शन गर्दछ।
I2	I2C सिंक डिस्प्ले डाटा च्यानल (DDC) र स्थिति र डाटा च्यानल (SCDC) को लागि प्रयोग गरिने इन्टरफेस हो। एचडीएमआई स्रोतले एन्हान्स्ड एक्सटेन्डेड डिस्प्ले आइडेन्टिफिकेशन डाटा (ई-ईडीआईडी) डाटा संरचना पढेर सिङ्कको क्षमता र विशेषताहरू निर्धारण गर्न DDC प्रयोग गर्दछ। • E-EDID को 8-bit I2C स्लेभ ठेगानाहरू 0xA0 र 0xA1 हुन्। LSB ले पहुँच प्रकारलाई संकेत गर्दछ: पढ्नको लागि 1 र लेख्नको लागि 0। जब HPD घटना हुन्छ, I2C स्लेभले अन-चिप RAM बाट पढेर E-EDID डेटालाई प्रतिक्रिया दिन्छ। • I2C दास-मात्र नियन्त्रकले HDMI 2.0 सञ्चालनका लागि SCDC लाई पनि समर्थन गर्दछ। SCDC को 8-bit I2C दास ठेगाना 0xA8 र 0xA9 हो। जब कुनै HPD घटना हुन्छ, I2C स्लेभले HDMI RX कोरको SCDC इन्टरफेसमा लेख्न वा पढ्ने लेनदेन गर्छ। नोट: SCDC को लागि यो I2C दास-मात्र नियन्त्रक आवश्यक पर्दैन यदि HDMI 2.0b अभिप्रेत छैन। यदि तपाइँ खोल्नुहोस् I2C समावेश गर्नुहोस् प्यारामिटर, यो ब्लक कोर भित्र समावेश हुनेछ र यो स्तर मा देखिने छैन।
EDID RAM	डिजाइनले RAM 1-पोर्ट IP कोर प्रयोग गरेर EDID जानकारी भण्डार गर्दछ। एक मानक दुई-तार (घडी र डेटा) सिरियल बस प्रोटोकल (I2C दास-मात्र नियन्त्रक) CEA-861-D अनुरूप E-EDID डेटा संरचना स्थानान्तरण गर्दछ। यो EDID RAM ले E-EDID जानकारी भण्डारण गर्दछ। नोट: यदि तपाइँ खोल्नुहोस् EDID RAM समावेश गर्नुहोस् प्यारामिटर, यो ब्लक कोर भित्र समावेश हुनेछ र यो स्तर मा देखिने छैन।
IOPLL	IOPLL ले आगमन TMDS घडीको लागि RX CDR सन्दर्भ घडी, लिङ्क गति घडी, र भिडियो घडी उत्पन्न गर्दछ। • आउटपुट घडी ० (CDR सन्दर्भ घडी) • आउटपुट घडी १ (लिङ्क गति घडी) • आउटपुट घडी २ (भिडियो घडी) नोट: पूर्वनिर्धारित IOPLL कन्फिगरेसन कुनै पनि HDMI रिजोल्युसनको लागि मान्य छैन। IOPLL लाई पावर अप गर्दा उपयुक्त सेटिङहरूमा पुन: कन्फिगर गरिएको छ।
ट्रान्सीभर PHY रिसेट नियन्त्रक	ट्रान्सीभर PHY रिसेट नियन्त्रकले RX ट्रान्सीभरहरूको भरपर्दो प्रारम्भिकता सुनिश्चित गर्दछ। यस नियन्त्रकको रिसेट इनपुट RX पुन: कन्फिगरेसनद्वारा ट्रिगर गरिएको छ, र यसले ब्लक भित्रको रिसेट अनुक्रम अनुसार ट्रान्ससिभर नेटिभ PHY ब्लकमा सम्बन्धित एनालग र डिजिटल रिसेट सिग्नल उत्पन्न गर्दछ।
RX नेटिभ PHY	हार्ड ट्रान्सीभर ब्लक जसले बाह्य भिडियो स्रोतबाट सिरियल डेटा प्राप्त गर्दछ। यसले HDMI RX कोरमा डेटा पास गर्नु अघि समानान्तर डेटामा क्रमिक डेटालाई डिसिरियलाइज गर्दछ।
RX पुन: कन्फिगरेसन व्यवस्थापन	RX पुन: कन्फिगरेसन व्यवस्थापन जसले 250 Mbps देखि 6,000 Mbps सम्मको कुनै पनि मनमानी लिङ्क दरहरूमा सञ्चालन गर्नको लागि HDMI PLL सँग दर पत्ता लगाउने सर्किटरी लागू गर्दछ। तलको पृष्ठ 23 मा चित्र 63 हेर्नुहोस्।

IOPLL पुन: कन्फिगरेसन

IOPLL पुन: कन्फिगरेसन ब्लकले Intel FPGAs मा PLL को गतिशील वास्तविक-समय पुन: कन्फिगरेसन सुविधा दिन्छ। यो ब्लकले सम्पूर्ण FPGA पुन: कन्फिगर नगरी आउटपुट घडी फ्रिक्वेन्सी र PLL ब्यान्डविथलाई वास्तविक समयमा अद्यावधिक गर्दछ। यो ब्लक Intel Arria 100 यन्त्रहरूमा 10 MHz मा चल्छ। IOPLL पुन: कन्फिगरेसन सीमितताको कारणले, IOPLL पुन: कन्फिगरेसन IP जेनेरेसनको बखत Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू गर्नुहोस्। Quartus INI लागू गर्न, quartus.ini मा "permit_nf_pll_reconfig_out_of_lock=on" समावेश गर्नुहोस्। file र मा राख्नुहोस् file इंटेल क्वार्टस प्राइम प्रोजेक्ट डाइरेक्टरी। तपाईंले INI सँग क्वार्टस प्राइम सफ्टवेयरमा IOPLL पुन: कन्फिगरेसन ब्लक (pll_hdmi_reconfig) सम्पादन गर्दा तपाईंले चेतावनी सन्देश देख्नुपर्छ। नोट: यो क्वार्टस INI बिना, IOPLL पुन: कन्फिगरेसन पूरा गर्न सकिँदैन यदि IOPLL पुन: कन्फिगरेसनको समयमा लक हराउँछ।

PIO

समानान्तर इनपुट/आउटपुट (PIO) ब्लक कार्यहरू नियन्त्रण, स्थिति र CPU उप-प्रणालीमा वा बाट इन्टरफेसहरू रिसेट गर्दछ।

चित्र 23. बहु-दर पुन: कन्फिगरेसन अनुक्रम प्रवाह
चित्रले इनपुट डेटा स्ट्रिम र सन्दर्भ घडी आवृत्ति प्राप्त गर्दा, वा ट्रान्सीभर अनलक हुँदा नियन्त्रकको बहु-दर पुन: कन्फिगरेसन अनुक्रम प्रवाहलाई चित्रण गर्दछ।तालिका ८. HDMI TX शीर्ष कम्पोनेन्टहरू

मोड्युल	विवरण
HDMI TX कोर	आईपी ​​कोरले शीर्ष स्तरबाट भिडियो डेटा प्राप्त गर्दछ र TMDS एन्कोडिङ, सहायक डाटा इन्कोडिङ, अडियो डाटा इन्कोडिङ, भिडियो डाटा इन्कोडिङ, र स्क्र्याम्बलिङ प्रदर्शन गर्दछ।
I2C मास्टर	I2C सिंक डिस्प्ले डाटा च्यानल (DDC) र स्थिति र डाटा च्यानल (SCDC) को लागि प्रयोग गरिने इन्टरफेस हो। एचडीएमआई स्रोतले एन्हान्स्ड एक्सटेन्डेड डिस्प्ले आइडेन्टिफिकेशन डाटा (ई-ईडीआईडी) डाटा संरचना पढेर सिङ्कको क्षमता र विशेषताहरू निर्धारण गर्न DDC प्रयोग गर्दछ। • DDC को रूपमा, I2C मास्टरले HDMI RX शीर्षमा वा भिडियो प्रशोधनका लागि EDID जानकारी EDID RAM कन्फिगर गर्न बाह्य सिंकबाट EDID पढ्छ। • SCDC को रूपमा, I2C मास्टरले SCDC डेटा संरचनालाई FPGA स्रोतबाट HDMI 2.0b सञ्चालनको लागि बाह्य सिङ्कमा स्थानान्तरण गर्दछ। पूर्वका लागिampले, यदि बहिर्गमन डाटा स्ट्रिम 3,400 Mbps भन्दा माथि छ भने, Nios II प्रोसेसरले I2C मास्टरलाई सिङ्क SCDC कन्फिगरेसन दर्ताको TMDS_BIT_CLOCK_RATIO र SCRAMBLER_ENABLE बिटहरू 1 मा अद्यावधिक गर्न आदेश दिन्छ।
IOPLL	IOPLL ले आगमन TMDS घडीबाट लिङ्क गति घडी र भिडियो घडी आपूर्ति गर्दछ। • आउटपुट घडी १ (लिङ्क गति घडी) • आउटपुट घडी २ (भिडियो घडी) नोट: पूर्वनिर्धारित IOPLL कन्फिगरेसन कुनै पनि HDMI रिजोल्युसनको लागि मान्य छैन। IOPLL लाई पावर अप गर्दा उपयुक्त सेटिङहरूमा पुन: कन्फिगर गरिएको छ।
ट्रान्सीभर PHY रिसेट नियन्त्रक	ट्रान्सीभर PHY रिसेट नियन्त्रकले TX ट्रान्सीभरहरूको विश्वसनीय प्रारम्भिकता सुनिश्चित गर्दछ। यस कन्ट्रोलरको रिसेट इनपुट शीर्ष स्तरबाट ट्रिगर गरिएको छ, र यसले ब्लक भित्रको रिसेट अनुक्रम अनुसार ट्रान्ससिभर नेटिभ PHY ब्लकमा सम्बन्धित एनालग र डिजिटल रिसेट सिग्नल उत्पन्न गर्दछ। यस ब्लकबाट tx_ready आउटपुट सिग्नलले HDMI Intel FPGA IP लाई रिसेट सिग्नलको रूपमा पनि कार्य गर्दछ ट्रान्ससिभर माथि र चलिरहेको छ, र कोरबाट डेटा प्राप्त गर्न तयार छ।
ट्रान्सीभर नेटिभ PHY	हार्ड ट्रान्सीभर ब्लक जसले HDMI TX कोरबाट समानान्तर डेटा प्राप्त गर्दछ र डेटालाई प्रसारणबाट क्रमबद्ध गर्दछ। TX नेटिभ PHY र ट्रान्सीभर आर्बिटर बीचको जडान प्रदर्शन गर्न TX नेटिभ PHY ब्लकमा पुन: कन्फिगरेसन इन्टरफेस सक्षम गरिएको छ। TX नेटिभ PHY को लागि कुनै पुन: कन्फिगरेसन गरिएको छैन। नोट: HDMI TX अन्तर-च्यानल स्क्यू आवश्यकताहरू पूरा गर्न, Intel Arria 10 Transceiver Native PHY प्यारामिटर सम्पादकमा TX च्यानल बन्डिङ मोड विकल्प सेट गर्नुहोस्। PMA र PCS बन्धन। तपाईले ट्रान्सीभर रिसेट कन्ट्रोलर (tx_digitalreset) बाट डिजिटल रिसेट सिग्नलमा अधिकतम स्क्यू (set_max_skew) बाधा आवश्यकता थप्न आवश्यक छ जसमा सिफारिस गरिएको छ। Intel Arria 10 ट्रान्सीभर PHY प्रयोगकर्ता गाइड।
TX PLL	ट्रान्समिटर PLL ब्लकले ट्रान्ससिभर नेटिभ PHY ब्लकमा क्रमिक द्रुत घडी प्रदान गर्दछ। यसको लागि HDMI इंटेल FPGA IP डिजाइन पूर्वample, fPLL TX PLL को रूपमा प्रयोग गरिन्छ।
IOPLL पुन: कन्फिगरेसन	IOPLL पुन: कन्फिगरेसन ब्लकले Intel FPGAs मा PLL को गतिशील वास्तविक-समय पुन: कन्फिगरेसन सुविधा दिन्छ। यो ब्लकले सम्पूर्ण FPGA पुन: कन्फिगर नगरी आउटपुट घडी फ्रिक्वेन्सी र PLL ब्यान्डविथलाई वास्तविक समयमा अद्यावधिक गर्दछ। यो ब्लक Intel Arria 100 यन्त्रहरूमा 10 MHz मा चल्छ। IOPLL पुन: कन्फिगरेसन सीमितताको कारणले, IOPLL पुन: कन्फिगरेसन IP जेनेरेसनको बखत Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू गर्नुहोस्। Quartus INI लागू गर्न, quartus.ini मा "permit_nf_pll_reconfig_out_of_lock=on" समावेश गर्नुहोस्। file र मा राख्नुहोस् file इंटेल क्वार्टस प्राइम प्रोजेक्ट डाइरेक्टरी। तपाईले IOPLL पुन: कन्फिगरेसन ब्लक (pll_hdmi_reconfig) लाई INI सँग इन्टेल क्वार्टस प्राइम सफ्टवेयरमा सम्पादन गर्दा एउटा चेतावनी सन्देश देख्नुपर्छ। नोट: यो क्वार्टस INI बिना, IOPLL पुन: कन्फिगरेसन पूरा गर्न सकिँदैन यदि IOPLL पुन: कन्फिगरेसनको समयमा लक हराउँछ।
PIO	समानान्तर इनपुट/आउटपुट (PIO) ब्लक कार्यहरू नियन्त्रण, स्थिति र CPU उप-प्रणालीमा वा बाट इन्टरफेसहरू रिसेट गर्दछ।

तालिका 35. ट्रान्सीभर डाटा दर र ओभरहरूampप्रत्येक TMDS घडी आवृत्ति दायराको लागि ling कारक

TMDS घडी आवृत्ति (MHz)	TMDS बिट घडी अनुपात	ओभरमाampलिंग कारक	ट्रान्सीभर डाटा दर (Mbps)
८-१२	1	लागू हुँदैन	८-१२
८-१२	0	लागू हुँदैन	८-१२
८-१२	0	5	८-१२
८-१२	0	3	८-१२
८-१२	0	4	८-१२
८-१२	0	5	८-१२

तालिका 36. शीर्ष-स्तर साझा ब्लकहरू

मोड्युल

विवरण

ट्रान्सीभर आर्बिटर

यो जेनेरिक फंक्शनल ब्लकले ट्रान्सीभरहरूलाई एकैसाथ पुन: क्यालिब्रेट गर्नबाट रोक्छ जब कि त समान भौतिक च्यानल भित्र RX वा TX ट्रान्सीभरहरूलाई पुन: कन्फिगरेसन आवश्यक हुन्छ। एकै साथ पुन: क्यालिब्रेसनले अनुप्रयोगहरूलाई प्रभाव पार्छ जहाँ एउटै च्यानल भित्र RX र TX ट्रान्सीभरहरू स्वतन्त्र IP कार्यान्वयनहरूमा तोकिएका हुन्छन्। यो ट्रान्सीभर आर्बिटर सिम्प्लेक्स TX र सिम्प्लेक्स RX लाई समान भौतिक च्यानलमा मर्ज गर्न सिफारिस गरिएको रिजोल्युसनको विस्तार हो। यस ट्रान्सीभर आर्बिटरले च्यानल भित्र सिम्प्लेक्स RX र TX ट्रान्ससिभरहरूलाई लक्षित गर्ने Avalon-MM RX र TX पुन: कन्फिगरेसन अनुरोधहरूलाई मर्ज र आर्बिट्रेट गर्न मद्दत गर्दछ किनकि ट्रान्सीभरहरूको पुन: कन्फिगरेसन इन्टरफेस पोर्ट मात्र क्रमिक रूपमा पहुँच गर्न सकिन्छ। यस डिजाइनमा ट्रान्सीभर आर्बिटर र TX/RX नेटिभ PHY/PHY रिसेट कन्ट्रोलर ब्लकहरू बीचको इन्टरफेस जडान पूर्वample ले जेनेरिक मोड देखाउँछ जुन ट्रान्सीभर आर्बिटर प्रयोग गरेर कुनै पनि IP संयोजनको लागि लागू हुन्छ। च्यानलमा RX वा TX ट्रान्सीभर मात्र प्रयोग गर्दा ट्रान्सीभर आर्बिटर आवश्यक पर्दैन। ट्रान्सीभर आर्बिटरले यसको Avalon-MM पुन: कन्फिगरेसन इन्टरफेसहरू मार्फत पुन: कन्फिगरेसनको अनुरोधकर्तालाई पहिचान गर्दछ र सम्बन्धित tx_reconfig_cal_busy वा rx_reconfig_cal_busy तदनुसार गेट गरिएको छ भनेर सुनिश्चित गर्दछ। HDMI अनुप्रयोगको लागि, केवल RX पुन: कन्फिगरेसन प्रारम्भ गर्दछ। आर्बिटर मार्फत Avalon-MM पुन: कन्फिगरेसन अनुरोध च्यानल गरेर, आर्बिटरले पुन: कन्फिगरेसन अनुरोध RX बाट आएको हो भनेर पहिचान गर्छ, जसले tx_reconfig_cal_busy लाई दाबी गर्नबाट रोक्छ र rx_reconfig_cal_busy लाई दाबी गर्न अनुमति दिन्छ। गेटिङले TX ट्रान्सीभरलाई अन्जानमा क्यालिब्रेसन मोडमा सार्नबाट रोक्छ।

	नोट: किनभने HDMI लाई केवल RX पुन: कन्फिगरेसन चाहिन्छ, tx_reconfig_mgmt_* संकेतहरू बाँधिएका छन्। साथै, आर्बिटर र TX नेटिभ PHY ब्लक बीच Avalon-MM इन्टरफेस आवश्यक छैन। ब्लकहरू डिजाइन पूर्वमा इन्टरफेसमा तोकिएका छन्ampले जेनेरिक ट्रान्सीभर आर्बिटर जडान TX/RX नेटिभ PHY/PHY रिसेट कन्ट्रोलरमा प्रदर्शन गर्न।
RX-TX लिङ्क	• RX र TX भिडियो घडी डोमेनहरूमा DCFIFO मार्फत HDMI RX कोर लुपबाट भिडियो डेटा आउटपुट र सिंक्रोनाइजेसन संकेतहरू। • सामान्य नियन्त्रण प्याकेट (GCP), InfoFrames (AVI, VSI र AI), सहायक डेटा, र अडियो डेटा लुप DCFIFOs मार्फत RX र TX लिंक गति घडी डोमेनहरूमा। • HDMI TX कोरको सहायक डाटा पोर्टले ब्याकप्रेसर मार्फत DCFIFO मार्फत प्रवाह हुने सहायक डाटालाई नियन्त्रण गर्दछ। ब्याकप्रेसरले सहायक डाटा पोर्टमा कुनै अपूर्ण सहायक प्याकेट नभएको सुनिश्चित गर्दछ। • यो ब्लकले बाह्य फिल्टरिङ पनि गर्छ: — HDMI TX कोर सहायक डाटा पोर्टमा प्रसारण गर्नु अघि सहायक डाटा स्ट्रिमबाट अडियो डाटा र अडियो घडी पुन: निर्माण प्याकेट फिल्टर गर्दछ। नोट: यो फिल्टरिङ असक्षम गर्न, user_pb [2] थिच्नुहोस्। पुन: प्रेषित सहायक डेटा स्ट्रिममा अडियो डेटा र अडियो घडी पुन: निर्माण प्याकेटको कुनै नक्कल छैन भन्ने सुनिश्चित गर्न यो फिल्टरिङ सक्षम गर्नुहोस्। - HDMI RX सहायक डाटाबाट उच्च गतिशील दायरा (HDR) जानकारी फ्रेम फिल्टर गर्दछ र पूर्व सम्मिलित गर्दछampAvalon ST मल्टिप्लेक्सर मार्फत HDMI TX को सहायक डेटामा HDR जानकारी फ्रेम।
CPU उप-प्रणाली	CPU उप-प्रणालीले SCDC र DDC नियन्त्रकहरू, र स्रोत पुन: कन्फिगरेसन नियन्त्रकको रूपमा कार्य गर्दछ। • स्रोत SCDC नियन्त्रकले I2C मास्टर नियन्त्रक समावेश गर्दछ। I2C मास्टर कन्ट्रोलरले SCDC डेटा संरचनालाई FPGA स्रोतबाट HDMI 2.0b सञ्चालनको लागि बाह्य सिङ्कमा स्थानान्तरण गर्दछ। पूर्वका लागिample, यदि बहिर्गमन डाटा स्ट्रिम 6,000 Mbps छ भने, Nios II प्रोसेसरले I2C मास्टर कन्ट्रोलरलाई TMDS_BIT_CLOCK_RATIO र SCRAMBLER_ENABLE बिट्स सिङ्क TMDS कन्फिगरेसन दर्ता 1 मा अद्यावधिक गर्न आदेश दिन्छ। • एउटै I2C मास्टरले HDMI स्रोत र बाह्य सिंक बीच DDC डाटा संरचना (E-EDID) स्थानान्तरण गर्दछ। • Nios II CPU ले HDMI स्रोतको लागि पुन: कन्फिगरेसन नियन्त्रकको रूपमा कार्य गर्दछ। TX लाई पुन: कन्फिगरेसन आवश्यक छ कि छैन भनेर निर्धारण गर्नको लागि CPU RX पुन: कन्फिगरेसन व्यवस्थापन मोड्युलबाट आवधिक दर पत्ता लगाउनमा निर्भर हुन्छ। Avalon-MM दास अनुवादकले Nios II प्रोसेसर Avalon-MM मास्टर इन्टरफेस र Avalon-MM दास इन्टरफेसहरू बीचको इन्टरफेस प्रदान गर्दछ बाह्य रूपमा इन्स्ट्यान्टेटेड HDMI स्रोतको IOPLL र TX नेटिभ PHY। • TX को लागि पुन: कन्फिगरेसन अनुक्रम प्रवाह RX जस्तै हो, बाहेक PLL र ट्रान्सीभर पुन: कन्फिगरेसन र रिसेट अनुक्रम क्रमिक रूपमा गरिन्छ। पृष्ठ 24 मा चित्र 67 हेर्नुहोस्।

चित्र 24. पुन: कन्फिगरेसन अनुक्रम प्रवाह
चित्रले I2C मास्टर र HDMI स्रोतका लागि नियन्त्रणहरू समावेश गर्ने Nios II सफ्टवेयर प्रवाहलाई चित्रण गर्दछ।२.६ Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
HDMI Intel FPGA IP डिजाइन पूर्वample ले RX-TX लुपब्याक प्रणालीमा HDR इन्फोफ्रेम सम्मिलनको प्रदर्शन समावेश गर्दछ।
HDMI स्पेसिफिकेशन संस्करण 2.0b ले डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमलाई HDMI सहायक स्ट्रिम मार्फत प्रसारण गर्न अनुमति दिन्छ। प्रदर्शनमा, सहायक डाटा इन्सर्सन ब्लकले HDR सम्मिलनलाई समर्थन गर्दछ। तपाईंले मोड्युलको संकेत सूची तालिकामा निर्दिष्ट गरिए अनुसार अभिप्रेत HDR इन्फोफ्रेम प्याकेट ढाँचा गर्न आवश्यक छ र प्रत्येक भिडियो फ्रेममा एक पटक HDR इन्फोफ्रेमको सम्मिलन अनुसूचित गर्न प्रदान गरिएको AUX इन्सर्सन कन्ट्रोल मोड्युल प्रयोग गर्नुहोस्।
यस मा पूर्वampले कन्फिगरेसनमा, आगमन सहायक स्ट्रिममा पहिले नै HDR इन्फोफ्रेम समावेश भएको अवस्थामा, स्ट्रिम गरिएको HDR सामग्री फिल्टर गरिएको छ। फिल्टरिङले विवादित HDR इन्फोफ्रेमहरू प्रसारण हुनबाट जोगाउँछ र HDR S मा निर्दिष्ट मानहरू मात्र सुनिश्चित गर्दछ।ampले डाटा मोड्युल प्रयोग गरिन्छ।
चित्र 25. गतिशील दायरा र मास्टरिङ इन्फोफ्रेम सम्मिलनको साथ RX-TX लिङ्क
चित्रले HDMI TX कोर सहायक स्ट्रिममा डायनामिक दायरा र मास्टरिङ इन्फोफ्रेम सम्मिलन सहित RX-TX लिङ्कको ब्लक रेखाचित्र देखाउँछ।
तालिका ३७. सहायक डाटा इन्सर्सन ब्लक (altera_hdmi_aux_hdr) सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट
clk	इनपुट	1	घडी इनपुट। यो घडी लिंक गति घडी संग जोडिएको हुनुपर्छ।
रिसेट	इनपुट	1	इनपुट रिसेट गर्नुहोस्।

सहायक प्याकेट जेनरेटर र मल्टिप्लेक्सर संकेतहरू
मल्टिप्लेक्सर_आउट_डेटा	आउटपुट	72	मल्टिप्लेक्सरबाट Avalon स्ट्रिमिङ आउटपुट।
multixer_out_valid	आउटपुट	1
मल्टिप्लेक्सर_आउट_रेडी	आउटपुट	1
multixer_out_startofpacket	आउटपुट	1
multixer_out_endofpacket	आउटपुट	1
मल्टिप्लेक्सर_आउट_च्यानल	आउटपुट	11
मल्टिप्लेक्सर_इन_डेटा	इनपुट	72	मल्टिप्लेक्सरको In1 पोर्टमा Avalon स्ट्रिमिङ इनपुट। HDMI TX भिडियो Vsync। यो सिग्नल लिंक स्पीड घडी डोमेनमा सिङ्क्रोनाइज हुनुपर्छ। कोरले यस सिग्नलको बढ्दो किनारामा सहायक स्ट्रिममा HDR जानकारी फ्रेम घुसाउँछ।
multixer_in_valid	इनपुट	1
मल्टिप्लेक्सर_इन_रेडी	इनपुट	1
multixer_in_startofpacket	इनपुट	1
multixer_in_endofpacket hdmi_tx_vsync	इनपुट इनपुट	1 1

तालिका 38. HDR डाटा मोड्युल (altera_hdmi_hdr_infoframe) सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
hb0	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट ०: इन्फोफ्रेम प्रकार कोड।
hb1	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट १: इन्फोफ्रेम संस्करण नम्बर।
hb2	आउटपुट	8	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको हेडर बाइट २: इन्फोफ्रेमको लम्बाइ।
pb	इनपुट	224	डायनामिक दायरा र मास्टरिङ इन्फोफ्रेमको डाटा बाइट।

तालिका 39. गतिशील दायरा र मास्टरिङ इन्फोफ्रेम डाटा बाइट बन्डल बिट-फिल्डहरू

बिट-फिल्ड	परिभाषा	स्थिर मेटाडेटा प्रकार १
००:०५	डाटा बाइट 1: {5'h0, EOTF[2:0]}
००:०५	डाटा बाइट २: {2'h5, Static_Metadata_Descriptor_ID[0:2]}
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[0], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[0], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[0], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[0], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[1], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[1], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[1], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[1], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[2], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_x[2], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[2], LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	display_primaries_y[2], MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_x, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_x, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_y, LSB

००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	white_point_y, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, MSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम फ्रेम-औसत प्रकाश स्तर, LSB
००:०५	डाटा बाइट ३: Static_Metadata_Descriptor	अधिकतम फ्रेम-औसत प्रकाश स्तर, MSB
००:०५	आरक्षित
००:०५	आरक्षित

HDR सम्मिलन र फिल्टरिङ असक्षम गर्दै
HDR सम्मिलन र फिल्टर असक्षम गर्नाले तपाईंलाई RX-TX रिट्रान्समिट डिजाइन पूर्वमा कुनै परिमार्जन बिना स्रोत सहायक स्ट्रिममा पहिले नै उपलब्ध HDR सामग्रीको पुन: प्रसारण प्रमाणित गर्न सक्षम बनाउँछ।ample।
HDR InfoFrame सम्मिलन र फिल्टरिङ असक्षम गर्न:

1. rxtx_link.v मा block_ext_hdr_infoframe लाई 1'b0 मा सेट गर्नुहोस् file सहायक स्ट्रिमबाट HDR इन्फोफ्रेमको फिल्टरिङ रोक्नको लागि।
2. altera_hdmi_aux_hdr.v मा avalon_st_multiplexer उदाहरण को multixer_in0_valid सेट गर्नुहोस् file 1'b0 मा सहायक प्याकेट जेनरेटरलाई TX सहायक स्ट्रिममा थप HDR इन्फोफ्रेम बनाउन र सम्मिलित गर्नबाट रोक्न।
   

२.२। घडी योजना
घडी योजनाले HDMI Intel FPGA IP डिजाइन पूर्वमा घडी डोमेनहरू चित्रण गर्दछample।
चित्र 26. HDMI Intel FPGA IP डिजाइन पूर्वampले क्लकिंग योजना (इन्टेल क्वार्टस प्राइम प्रो संस्करण)चित्र 27. HDMI Intel FPGA IP डिजाइन पूर्वampले क्लकिंग योजना (Intel Quartus प्राइम मानक संस्करण)तालिका 40. घडी योजना संकेतहरू

घडी	डिजाइनमा सिग्नल नाम	विवरण
TX IOPLL/ TX PLL सन्दर्भ घडी 1	hdmi_clk_in	TX IOPLL र TX PLL को सन्दर्भ घडी। घडी फ्रिक्वेन्सी HDMI TX TMDS घडी च्यानलबाट अपेक्षित TMDS घडी आवृत्ति जस्तै हो। यसको लागि HDMI इंटेल FPGA IP डिजाइन पूर्वampले, यो घडी प्रदर्शन उद्देश्यको लागि RX TMDS घडीसँग जोडिएको छ। तपाईको एप्लिकेसनमा, तपाईले राम्रो जिटर प्रदर्शनको लागि प्रोग्रामेबल ओसिलेटरबाट TMDS घडी फ्रिक्वेन्सीको साथ समर्पित घडी आपूर्ति गर्न आवश्यक छ। नोट: TX PLL सन्दर्भ घडीको रूपमा ट्रान्सीभर RX पिन प्रयोग नगर्नुहोस्। यदि तपाईंले HDMI TX refclk लाई RX पिनमा राख्नुभयो भने तपाईंको डिजाइन फिट हुन असफल हुनेछ।
TX ट्रान्सीभर घडी बाहिर	tx_clk	घडी आउट ट्रान्सीभरबाट बरामद भयो, र आवृत्ति डेटा दर र प्रति घडी प्रतीकहरूमा निर्भर गर्दछ। TX ट्रान्सीभर घडी आउट फ्रिक्वेन्सी = ट्रान्सीभर डेटा दर/ (प्रति घडी प्रतीक*10)
TX PLL सिरियल घडी	tx_bonding_clocks	TX PLL द्वारा उत्पन्न क्रमिक द्रुत घडी। घडी आवृत्ति डाटा दर मा आधारित सेट गरिएको छ।
TX/RX लिंक स्पीड घडी	ls_clk मा	लिंक गति घडी। लिङ्क गति घडी आवृत्ति अपेक्षित TMDS घडी आवृत्ति, ओभर मा निर्भर गर्दछampling कारक, प्रति घडी प्रतीकहरू, र TMDS बिट घडी अनुपात।

		TMDS बिट घडी अनुपात	लिंक गति घडी आवृत्ति
		0	TMDS घडी आवृत्ति/ प्रति घडी प्रतीक
		1	TMDS घडी आवृत्ति *4 / प्रति घडी प्रतीक
TX/RX भिडियो घडी	vid_clk	भिडियो डेटा घडी। भिडियो डेटा घडी फ्रिक्वेन्सी रंगको गहिराईमा आधारित TX लिङ्क गति घडीबाट व्युत्पन्न गरिएको हो।
		TMDS बिट घडी अनुपात	भिडियो डेटा घडी आवृत्ति
		0	TMDS घडी/ प्रति घडी प्रतीक/ रङ गहिराई कारक
		1	TMDS घडी *4 / प्रति घडी प्रतिक/रङ गहिराई कारक
		बिट्स प्रति रंग	रंग गहिराई कारक
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS घडी	tmds_clk_in	HDMI RX बाट TMDS घडी च्यानल र IOPLL मा सन्दर्भ घडी जडान गर्दछ।
RX CDR सन्दर्भ घडी 0 / TX PLL सन्दर्भ घडी 0	fr_clk	RX CDR र TX PLL मा नि: शुल्क चलिरहेको सन्दर्भ घडी। यो घडी पावर-अप क्यालिब्रेसनको लागि आवश्यक छ।
RX CDR सन्दर्भ घडी 1	iopll_outclk0	RX ट्रान्सीभरको RX CDR को सन्दर्भ घडी।
		डाटा दर	RX सन्दर्भ घडी आवृत्ति
		डाटा दर <1 Gbps	5× TMDS घडी आवृत्ति
		1 Gbps< डाटा दर <3.4 Gbps	TMDS घडी आवृत्ति
		डाटा दर >3.4 Gbps	4× TMDS घडी आवृत्ति
		• डाटा दर <1 Gbps: ओभरका लागिampट्रान्सीभर न्यूनतम डाटा दर आवश्यकता पूरा गर्न ling। • डाटा दर >3.4 Gbps: 1/40 को घडी अनुपातमा TMDS बिट दरको लागि क्षतिपूर्ति गर्नको लागि ट्रान्सीभर डाटा दर र घडी अनुपात 1/10 मा कायम राख्न। नोट: CDR सन्दर्भ घडीको रूपमा ट्रान्सीभर RX पिन प्रयोग नगर्नुहोस्। यदि तपाईंले RX पिनमा HDMI RX refclk राख्नुभयो भने तपाईंको डिजाइन फिट हुन असफल हुनेछ।
RX ट्रान्सीभर घडी बाहिर	rx_clk	घडी आउट ट्रान्सीभरबाट बरामद भयो, र आवृत्ति डेटा दर र प्रति घडी प्रतीकहरूमा निर्भर गर्दछ। RX ट्रान्सीभर घडी आउट फ्रिक्वेन्सी = ट्रान्सीभर डाटा दर/ (प्रति घडी प्रतीक*१०)
व्यवस्थापन घडी	mgmt_clk	यी कम्पोनेन्टहरूका लागि नि:शुल्क चलिरहेको १०० मेगाहर्ट्ज घडी:

		• पुन: कन्फिगरेसनको लागि Avalon-MM इन्टरफेसहरू - फ्रिक्वेन्सी दायरा आवश्यकता 100-125 MHz को बीचमा छ। •, ट्रान्सीभर रिसेट अनुक्रमको लागि PHY रिसेट नियन्त्रक - फ्रिक्वेन्सी दायरा आवश्यकता 1-500 MHz को बीचमा छ। • IOPLL पुन: कन्फिगरेसन - अधिकतम घडी आवृत्ति 100 मेगाहर्ट्ज छ। • व्यवस्थापनको लागि RX पुन: कन्फिगरेसन • सि.पी. यु • I2C मास्टर
I2C घडी	i2c_clk	100 MHz घडी इनपुट जसले I2C स्लेभ, SCDC HDMI RX कोर र EDID RAM मा दर्ता गर्दछ।

सम्बन्धित जानकारी

• ट्रान्सीभर RX पिन CDR सन्दर्भ घडीको रूपमा प्रयोग गर्दै
• ट्रान्सीभर RX पिन TX PLL सन्दर्भ घडीको रूपमा प्रयोग गर्दै

२.३ इन्टरफेस संकेतहरू
तालिकाहरूले HDMI Intel FPGA IP डिजाइन पूर्वका लागि संकेतहरू सूचीबद्ध गर्दछample।
तालिका 41. शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
अन-बोर्ड ओसिलेटर सिग्नल
clk_fpga_b3_p	इनपुट	1	कोर सन्दर्भ घडीको लागि 100 मेगाहर्ट्ज निःशुल्क चलिरहेको घडी
REFCLK_FMCB_P (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1	ट्रान्सीभर सन्दर्भ घडीको लागि 625 मेगाहर्ट्ज निःशुल्क चलिरहेको घडी; यो घडी कुनै पनि आवृत्तिको हुन सक्छ

प्रयोगकर्ता पुश बटन र LEDs
user_pb	इनपुट	1	HDMI Intel FPGA IP डिजाइन कार्यक्षमता नियन्त्रण गर्न पुश बटन
cpu_resetn	इनपुट	1	ग्लोबल रिसेट
user_led_g	आउटपुट	4	हरियो एलईडी डिस्प्ले LED प्रकार्यहरू बारे थप जानकारीको लागि पृष्ठ 89 मा हार्डवेयर सेटअप हेर्नुहोस्।
user_led_r	आउटपुट	4	रातो एलईडी डिस्प्ले LED प्रकार्यहरू बारे थप जानकारीको लागि पृष्ठ 89 मा हार्डवेयर सेटअप हेर्नुहोस्।

FMC पोर्ट B मा HDMI FMC छोरी कार्ड पिन
fmcb_gbtclk_m2c_p_0	इनपुट	1	HDMI RX TMDS घडी
fmcb_dp_m2c_p	इनपुट	3	HDMI RX रातो, हरियो र निलो डाटा च्यानलहरू • Bitec बेटी कार्ड संशोधन 11 — [०]: RX TMDS च्यानल १ (हरियो) — [१]: RX TMDS च्यानल २ (रातो) — [२]: RX TMDS च्यानल ० (नीलो) • Bitec बेटी कार्ड संशोधन ४ वा ६ — [०]: RX TMDS च्यानल १ (हरियो) — ध्रुवता उल्टो — [१]: RX TMDS च्यानल ० (निलो) — ध्रुवता उल्टो — [२]: RX TMDS च्यानल २ (रातो) — polarity inverted
fmcb_dp_c2m_p	आउटपुट	4	HDMI TX घडी, रातो, हरियो र निलो डेटा च्यानलहरू • Bitec छोरी कार्ड संशोधन 11 — [०]: TX TMDS च्यानल २ (रातो) — [१]: TX TMDS च्यानल १ (हरियो) — [२]: TX TMDS च्यानल ० (नीलो) — [३]: TX TMDS घडी च्यानल • Bitec बेटी कार्ड संशोधन ४ वा ६ — [३]: TX TMDS घडी च्यानल — [२]: TX TMDS च्यानल ० (नीलो) — [१]: TX TMDS च्यानल १ (हरियो) — [०]: TX TMDS च्यानल २ (रातो)
fmcb_la_rx_p_9	इनपुट	1	HDMI RX +5V पावर पत्ता लगाउनुहोस्
fmcb_la_rx_p_8	भित्र	1	HDMI RX हट प्लग पत्ता लगाउनुहोस्
fmcb_la_rx_n_8	भित्र	1	DDC र SCDC को लागि HDMI RX I2C SDA
fmcb_la_tx_p_10	इनपुट	1	DDC र SCDC को लागि HDMI RX I2C SCL
fmcb_la_tx_p_12	इनपुट	1	HDMI TX हट प्लग पत्ता लगाउनुहोस्
fmcb_la_tx_n_12	भित्र	1	DDC र SCDC को लागि HDMI I2C SDA
fmcb_la_rx_p_10	भित्र	1	DDC र SCDC को लागि HDMI I2C SCL
fmcb_la_tx_p_11	भित्र	1	HDMI I2C SDA redriver नियन्त्रणको लागि
fmcb_la_rx_n_9	भित्र	1	HDMI I2C SCL redriver नियन्त्रणको लागि

तालिका 42. HDMI RX शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट संकेतहरू
mgmt_clk	इनपुट	1	प्रणाली घडी इनपुट (100 मेगाहर्ट्ज)
fr_clk (इन्टेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	प्राथमिक ट्रान्सीभर सन्दर्भ घडीको लागि निःशुल्क चलिरहेको घडी (625 मेगाहर्ट्ज)। यो घडी पावर-अप स्थिति को समयमा ट्रान्सीभर क्यालिब्रेसन को लागी आवश्यक छ। यो घडी कुनै पनि आवृत्तिको हुन सक्छ।
रिसेट	इनपुट	1	प्रणाली रिसेट इनपुट

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट संकेतहरू
reset_xcvr_powerup (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1	ट्रान्सीभर रिसेट इनपुट। यो संकेत पावर-अप स्थितिमा सन्दर्भ घडीहरू स्विच गर्ने प्रक्रिया (नि:शुल्क चलिरहेको घडीबाट TMDS घडीमा) मा जोडिएको छ।
tmds_clk_in	इनपुट	1	HDMI RX TMDS घडी
i2c_clk	इनपुट	1	DDC र SCDC इन्टरफेसको लागि घडी इनपुट
vid_clk_out	आउटपुट	1	भिडियो घडी आउटपुट
ls_clk_out	आउटपुट	1	लिंक गति घडी आउटपुट
sys_init प्रयोग गर्न सजिलो छ।	आउटपुट	1	पावर-अपमा प्रणाली रिसेट गर्न प्रणाली प्रारम्भिकरण

RX ट्रान्सीभर र IOPLL सिग्नलहरू
rx_serial_data	इनपुट	3	RX नेटिभ PHY मा HDMI क्रमिक डेटा
gxb_rx_ready	आउटपुट	1	RX नेटिभ PHY तयार छ भनेर संकेत गर्दछ
gxb_rx_cal_busy_out	आउटपुट	3	RX नेटिभ PHY क्यालिब्रेसन ट्रान्सीभर आर्बिटरमा व्यस्त छ
gxb_rx_cal_busy_in	इनपुट	3	ट्रान्सीभर आर्बिटरबाट RX नेटिभ PHY सम्म क्यालिब्रेसन व्यस्त सिग्नल
iopll_locked	आउटपुट	1	IOPLL लक भएको संकेत गर्नुहोस्
gxb_reconfig_write	इनपुट	3	ट्रान्सीभर पुन: कन्फिगरेसन Avalon-MM इन्टरफेस RX नेटिभ PHY बाट ट्रान्सीभर आर्बिटर सम्म
gxb_reconfig_read	इनपुट	3
gxb_reconfig_address	इनपुट	30
gxb_reconfig_writedata	इनपुट	96
gxb_reconfig_readdata	आउटपुट	96
gxb_reconfig_waitrequest	आउटपुट	3

RX पुन: कन्फिगरेसन व्यवस्थापन
rx_reconfig_en	आउटपुट	1	RX पुन: कन्फिगरेसनले सिग्नल सक्षम गर्दछ
मापन	आउटपुट	24	HDMI RX TMDS घडी आवृत्ति मापन (१० ms मा)
मापन_ मान्य	आउटपुट	1	मापन संकेत मान्य छ भनेर संकेत गर्दछ
os	आउटपुट	1	ओभरमाampलिंग कारक: • ०: ओभर छैनampling • १:५× ओभरampling
reconfig_mgmt_write	आउटपुट	1	RX पुन: कन्फिगरेसन व्यवस्थापन ट्रान्सीभर आर्बिटरमा Avalon मेमोरी-म्याप गरिएको इन्टरफेस
reconfig_mgmt_read	आउटपुट	1
reconfig_mgmt_address	आउटपुट	12

reconfig_mgmt_writedata	आउटपुट	32
reconfig_mgmt_readdata	इनपुट	32
reconfig_mgmt_waitrequest	इनपुट	1

HDMI RX कोर सिग्नलहरू
TMDS_Bit_clock_Ratio	आउटपुट	1	SCDC दर्ता इन्टरफेस
अडियो_de	आउटपुट	1	HDMI RX कोर अडियो इन्टरफेसहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको सिंक इन्टरफेस खण्डमा हेर्नुहोस्।
अडियो_डेटा	आउटपुट	256
अडियो_जानकारी_ai	आउटपुट	48
अडियो_N	आउटपुट	20
अडियो_CTS	आउटपुट	20
अडियो_मेटाडेटा	आउटपुट	165
अडियो_ढाँचा	आउटपुट	5
aux_pkt_data	आउटपुट	72	HDMI RX कोर सहायक इन्टरफेसहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको सिंक इन्टरफेस खण्डमा हेर्नुहोस्।
aux_pkt_addr	आउटपुट	6
aux_pkt_wr	आउटपुट	1
aux_data	आउटपुट	72
aux_sop	आउटपुट	1
aux_eop	आउटपुट	1
aux_valid	आउटपुट	1
aux_error	आउटपुट	1
जीसीपी	आउटपुट	6	HDMI RX कोर साइडब्यान्ड संकेतहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको सिंक इन्टरफेस खण्डमा हेर्नुहोस्।
info_avi	आउटपुट	112
info_vsi	आउटपुट	61
colordepth_mgmt_sync	आउटपुट	2
vid_data	आउटपुट	N*०.०२५	HDMI RX कोर भिडियो पोर्टहरू नोट: एन = प्रति घडी प्रतीकहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
vid_vsync	आउटपुट	N
vid_hsync	आउटपुट	N
vid_de	आउटपुट	N
मोड	आउटपुट	1	HDMI RX कोर नियन्त्रण र स्थिति पोर्टहरू नोट: एन = प्रति घडी प्रतीकहरू सन्दर्भ गर्नुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
ctrl	आउटपुट	N*6
ताला लगाइएको	आउटपुट	3
vid_lock	आउटपुट	1
in_5v_power	इनपुट	1	HDMI RX 5V पत्ता लगाउनुहोस् र हटप्लग पत्ता लगाउनुहोस् सिंक इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
hdmi_rx_hpd_n	भित्र	1

hdmi_rx_i2c_sda	भित्र	1	HDMI RX DDC र SCDC इन्टरफेस
hdmi_rx_i2c_scl	भित्र	1

RX EDID RAM संकेतहरू
edid_ram_access	इनपुट	1	HDMI RX EDID RAM पहुँच इन्टरफेस। जब तपाईं EDID RAM बाट लेख्न वा पढ्न चाहनुहुन्छ भने edid_ram_access माथी गर्नुहोस्, अन्यथा यो संकेत कम राख्नु पर्छ।
edid_ram_address	इनपुट	8
edid_ram_write	इनपुट	1
edid_ram_read	इनपुट	1
edid_ram_readdata	आउटपुट	8
edid_ram_writedata	इनपुट	8
edid_ram_waitrequest	आउटपुट	1

तालिका 43. HDMI TX शीर्ष-स्तर संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
घडी र रिसेट संकेतहरू
mgmt_clk	इनपुट	1	प्रणाली घडी इनपुट (100 मेगाहर्ट्ज)
fr_clk (इन्टेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	प्राथमिक ट्रान्सीभर सन्दर्भ घडीको लागि निःशुल्क चलिरहेको घडी (625 मेगाहर्ट्ज)। यो घडी पावर-अप स्थिति को समयमा ट्रान्सीभर क्यालिब्रेसन को लागी आवश्यक छ। यो घडी कुनै पनि आवृत्तिको हुन सक्छ।
रिसेट	इनपुट	1	प्रणाली रिसेट इनपुट
hdmi_clk_in	इनपुट	1	TX IOPLL र TX PLL को सन्दर्भ घडी। घडी आवृत्ति TMDS घडी आवृत्ति जस्तै छ।
vid_clk_out	आउटपुट	1	भिडियो घडी आउटपुट
ls_clk_out	आउटपुट	1	लिंक गति घडी आउटपुट
sys_init प्रयोग गर्न सजिलो छ।	आउटपुट	1	पावर-अपमा प्रणाली रिसेट गर्न प्रणाली प्रारम्भिकरण
reset_xcvr	इनपुट	1	TX ट्रान्सीभरमा रिसेट गर्नुहोस्
reset_pll	इनपुट	1	IOPLL र TX PLL मा रिसेट गर्नुहोस्
reset_pll_reconfig	आउटपुट	1	PLL पुन: कन्फिगरेसनमा रिसेट गर्नुहोस्

TX ट्रान्सीभर र IOPLL संकेतहरू
tx_serial_data	आउटपुट	4	TX नेटिभ PHY बाट HDMI क्रमिक डेटा
gxb_tx_ready	आउटपुट	1	TX नेटिभ PHY तयार भएको संकेत गर्दछ
gxb_tx_cal_busy_out	आउटपुट	4	ट्रान्सीभर आर्बिटरलाई TX नेटिभ PHY क्यालिब्रेसन व्यस्त संकेत
gxb_tx_cal_busy_in	इनपुट	4	ट्रान्सीभर आर्बिटरबाट TX नेटिभ PHY सम्म क्यालिब्रेसन व्यस्त सिग्नल

TX ट्रान्सीभर र IOPLL संकेतहरू
iopll_locked	आउटपुट	1	IOPLL लक भएको संकेत गर्नुहोस्
txpll_locked	आउटपुट	1	TX PLL लक भएको संकेत गर्नुहोस्
gxb_reconfig_write	इनपुट	4	ट्रान्सीभर पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेस TX नेटिभ PHY बाट ट्रान्सीभर आर्बिटरमा
gxb_reconfig_read	इनपुट	4
gxb_reconfig_address	इनपुट	40
gxb_reconfig_writedata	इनपुट	128
gxb_reconfig_readdata	आउटपुट	128
gxb_reconfig_waitrequest	आउटपुट	4

TX IOPLL र TX PLL पुन: कन्फिगरेसन संकेतहरू
pll_reconfig_write/ tx_pll_reconfig_write	इनपुट	1	TX IOPLL/TX PLL पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
pll_reconfig_read/ tx_pll_reconfig_read	इनपुट	1
pll_reconfig_address/ tx_pll_reconfig_address	इनपुट	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	इनपुट	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	आउटपुट	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	आउटपुट	1
os	इनपुट	2	ओभरमाampलिंग कारक: • ०: ओभर छैनampling • १:५× ओभरampling • १:५× ओभरampling • १:५× ओभरampling
मापन	इनपुट	24	प्रसारण भिडियो रिजोलुसन को TMDS घडी आवृत्ति संकेत गर्दछ।

HDMI TX कोर सिग्नलहरू
ctrl	इनपुट	6*N	HDMI TX कोर नियन्त्रण इन्टरफेसहरू नोट: एन = प्रति घडी प्रतीकहरू मा स्रोत इन्टरफेस सेक्सन सन्दर्भ गर्नुहोस् HDMI थप जानकारीको लागि Intel FPGA IP प्रयोगकर्ता गाइड।
मोड	इनपुट	1
TMDS_Bit_clock_Ratio	इनपुट	1	SCDC दर्ता इन्टरफेस थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको स्रोत इन्टरफेस खण्डमा हेर्नुहोस्।
Scrambler_Enable	इनपुट	1
अडियो_de	इनपुट	1	HDMI TX कोर अडियो इन्टरफेसहरू सन्दर्भ गर्नुहोस् स्रोत इन्टरफेसहरू मा खण्ड HDMI Intel FPGA IP प्रयोगकर्ता गाइड थप जानकारीको लागि।
अडियो_म्युट	इनपुट	1
अडियो_डेटा	इनपुट	256
जारी…

HDMI TX कोर सिग्नलहरू
अडियो_जानकारी_ai	इनपुट	49
अडियो_N	इनपुट	22
अडियो_CTS	इनपुट	22
अडियो_मेटाडेटा	इनपुट	166
अडियो_ढाँचा	इनपुट	5
i2c_master_write	इनपुट	1	TX I2C मास्टर Avalon मेमोरी-म्याप गरिएको इन्टरफेस TX कोर भित्र I2C मास्टरमा। नोट: तपाईंले अन गर्दा मात्र यी संकेतहरू उपलब्ध हुन्छन् I2C समावेश गर्नुहोस् प्यारामिटर।
i2c_master_read	इनपुट	1
i2c_master_address	इनपुट	4
i2c_master_writedata	इनपुट	32
i2c_master_readdata	आउटपुट	32
aux_ready	आउटपुट	1	HDMI TX कोर सहायक इन्टरफेसहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको स्रोत इन्टरफेस खण्डमा हेर्नुहोस्।
aux_data	इनपुट	72
aux_sop	इनपुट	1
aux_eop	इनपुट	1
aux_valid	इनपुट	1
जीसीपी	इनपुट	6	HDMI TX कोर साइडब्यान्ड संकेतहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको स्रोत इन्टरफेस खण्डमा हेर्नुहोस्।
info_avi	इनपुट	113
info_vsi	इनपुट	62
vid_data	इनपुट	N*०.०२५	HDMI TX कोर भिडियो पोर्टहरू नोट: N = प्रति घडी प्रतीकहरू थप जानकारीको लागि HDMI Intel FPGA IP प्रयोगकर्ता गाइडको स्रोत इन्टरफेस खण्डमा हेर्नुहोस्।
vid_vsync	इनपुट	N
vid_hsync	इनपुट	N
vid_de	इनपुट	N

I2C र हट प्लगले संकेतहरू पत्ता लगाउँछन्
nios_tx_i2c_sda_in (Intel Quartus प्राइम प्रो संस्करण) नोट: जब तपाईं खोल्नुहुन्छ I2C समावेश गर्नुहोस् प्यारामिटर, यो संकेत TX कोर मा राखिएको छ र यो स्तर मा देखिने छैन।	आउटपुट	1	I2C मास्टर Avalon मेमोरी म्याप गरिएको इन्टरफेसहरू
nios_tx_i2c_scl_in (Intel Quartus प्राइम प्रो संस्करण) नोट: जब तपाईं खोल्नुहुन्छ I2C समावेश गर्नुहोस् प्यारामिटर, यो संकेत TX कोर मा राखिएको छ र यो स्तर मा देखिने छैन।	आउटपुट	1
nios_tx_i2c_sda_oe (Intel Quartus प्राइम प्रो संस्करण) नोट: जब तपाईं खोल्नुहुन्छ I2C समावेश गर्नुहोस् प्यारामिटर, यो संकेत TX कोर मा राखिएको छ र यो स्तर मा देखिने छैन।	इनपुट	1
जारी…

I2C र हट प्लगले संकेतहरू पत्ता लगाउँछन्
nios_tx_i2c_scl_oe (Intel Quartus प्राइम प्रो संस्करण) नोट: जब तपाईं खोल्नुहुन्छ I2C समावेश गर्नुहोस् प्यारामिटर, यो संकेत TX कोर मा राखिएको छ र यो स्तर मा देखिने छैन।	इनपुट	1
nios_ti_i2c_sda_in (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
nios_ti_i2c_scl_in (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
nios_ti_i2c_sda_oe (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
nios_ti_i2c_scl_oe (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
hdmi_tx_i2c_sda	भित्र	1	HDMI TX DDC र SCDC इन्टरफेसहरू
hdmi_tx_i2c_scl	भित्र	1
hdmi_ti_i2c_sda (Intel Quartus प्राइम प्रो संस्करण)	भित्र	1	Bitec Daughter Card Revision 2 TI11 Control को लागि I181C इन्टरफेस
hdmi_tx_ti_i2c_sda (Intel Quartus प्राइम मानक संस्करण)	भित्र	1
hdmi_ti_i2c_scl (Intel Quartus प्राइम प्रो संस्करण)	भित्र	1
hdmi_tx_ti_i2c_scl (Intel Quartus प्राइम मानक संस्करण)	भित्र	1
tx_i2c_avalon_waitrequest	आउटपुट	1	I2C मास्टरको Avalon मेमोरी म्याप गरिएको इन्टरफेसहरू
tx_i2c_avalon_address (Intel Quartus प्राइम मानक संस्करण)	इनपुट	3
tx_i2c_avalon_writedata (Intel Quartus प्राइम मानक संस्करण)	इनपुट	8
tx_i2c_avalon_readdata (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	8
tx_i2c_avalon_chipselect (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1
tx_i2c_avalon_write (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1
tx_i2c_irq (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	1
tx_ti_i2c_avalon_address (Intel Quartus प्राइम मानक संस्करण)	इनपुट	3
tx_ti_i2c_avalon_writedata (Intel Quartus प्राइम मानक संस्करण)	इनपुट	8
tx_ti_i2c_avalon_readdata (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	8
जारी…

I2C र हट प्लगले संकेतहरू पत्ता लगाउँछन्
tx_ti_i2c_avalon_chipselect (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1
tx_ti_i2c_avalon_write (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1
tx_ti_i2c_irq (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	1
hdmi_tx_hpd_n	इनपुट	1	HDMI TX हटप्लगले इन्टरफेसहरू पत्ता लगाउँछ
tx_hpd_ack	इनपुट	1
tx_hpd_req	आउटपुट	1

तालिका 44. ट्रान्सीभर आर्बिटर सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
clk	इनपुट	1	पुन: कन्फिगरेसन घडी। यो घडीले पुन: कन्फिगरेसन व्यवस्थापन ब्लकहरूसँग समान घडी साझेदारी गर्नुपर्छ।
रिसेट	इनपुट	1	संकेत रिसेट गर्नुहोस्। यो रिसेटले पुन: कन्फिगरेसन व्यवस्थापन ब्लकहरूसँग समान रिसेट साझेदारी गर्नुपर्छ।
rx_rcfg_en	इनपुट	1	RX पुन: कन्फिगरेसन सक्षम संकेत
tx_rcfg_en	इनपुट	1	TX पुन: कन्फिगरेसन सक्षम संकेत
rx_rcfg_ch	इनपुट	2	RX कोरमा कुन च्यानल पुन: कन्फिगर गर्ने भनेर संकेत गर्छ। यो संकेत सधैं दृढ रहनुपर्छ।
tx_rcfg_ch	इनपुट	2	TX कोरमा कुन च्यानल पुन: कन्फिगर गर्ने भनेर संकेत गर्छ। यो संकेत सधैं दृढ रहनुपर्छ।
rx_reconfig_mgmt_write	इनपुट	1	RX पुन: कन्फिगरेसन व्यवस्थापनबाट Avalon-MM इन्टरफेसहरू पुन: कन्फिगरेसन
rx_reconfig_mgmt_read	इनपुट	1
rx_reconfig_mgmt_address	इनपुट	10
rx_reconfig_mgmt_writedata	इनपुट	32
rx_reconfig_mgmt_readdata	आउटपुट	32
rx_reconfig_mgmt_waitrequest	आउटपुट	1
tx_reconfig_mgmt_write	इनपुट	1	TX पुन: कन्फिगरेसन व्यवस्थापनबाट पुन: कन्फिगरेसन Avalon-MM इन्टरफेसहरू
tx_reconfig_mgmt_read	इनपुट	1
tx_reconfig_mgmt_address	इनपुट	10
tx_reconfig_mgmt_writedata	इनपुट	32
tx_reconfig_mgmt_readdata	आउटपुट	32
tx_reconfig_mgmt_waitrequest	आउटपुट	1
reconfig_write	आउटपुट	1	ट्रान्सीभरमा Avalon-MM इन्टरफेसहरू पुन: कन्फिगरेसन
reconfig_read	आउटपुट	1
जारी…

संकेत	दिशा	चौडाइ	विवरण
reconfig_address	आउटपुट	10
reconfig_writedata	आउटपुट	32
rx_reconfig_readdata	इनपुट	32
rx_reconfig_waitrequest	इनपुट	1
tx_reconfig_readdata	इनपुट	1
tx_reconfig_waitrequest	इनपुट	1
rx_cal_busy	इनपुट	1	RX ट्रान्सीभरबाट क्यालिब्रेसन स्थिति संकेत
tx_cal_busy	इनपुट	1	TX ट्रान्सीभरबाट क्यालिब्रेसन स्थिति संकेत
rx_reconfig_cal_busy	आउटपुट	1	RX ट्रान्सीभर PHY रिसेट नियन्त्रणमा क्यालिब्रेसन स्थिति संकेत
tx_reconfig_cal_busy	आउटपुट	1	TX ट्रान्सीभर PHY रिसेट नियन्त्रणबाट क्यालिब्रेसन स्थिति संकेत

तालिका २०. RX-TX लिङ्क सिग्नलहरू

संकेत	दिशा	चौडाइ	विवरण
रिसेट	इनपुट	1	भिडियो/अडियो/सहायक/साइडब्यान्ड FIFO बफरमा रिसेट गर्नुहोस्।
hdmi_tx_ls_clk	इनपुट	1	HDMI TX लिंक गति घडी
hdmi_rx_ls_clk	इनपुट	1	HDMI RX लिंक गति घडी
hdmi_tx_vid_clk	इनपुट	1	HDMI TX भिडियो घडी
hdmi_rx_vid_clk	इनपुट	1	HDMI RX भिडियो घडी
hdmi_rx_locked	इनपुट	3	HDMI RX लक स्थिति संकेत गर्दछ
hdmi_rx_de	इनपुट	N	HDMI RX भिडियो इन्टरफेस नोट: एन = प्रति घडी प्रतीकहरू
hdmi_rx_hsync	इनपुट	N
hdmi_rx_vsync	इनपुट	N
hdmi_rx_data	इनपुट	N * 48२XNUMX
rx_audio_format	इनपुट	5	HDMI RX अडियो इन्टरफेसहरू
rx_audio_metadata	इनपुट	165
rx_audio_info_ai	इनपुट	48
rx_audio_CTS	इनपुट	20
rx_audio_N	इनपुट	20
rx_audio_de	इनपुट	1
rx_audio_data	इनपुट	256
rx_gcp	इनपुट	6	HDMI RX साइडब्यान्ड इन्टरफेसहरू
rx_info_avi	इनपुट	112
rx_info_vsi	इनपुट	61
जारी…

संकेत	दिशा	चौडाइ	विवरण
rx_aux_eop	इनपुट	1	HDMI RX सहायक इन्टरफेसहरू
rx_aux_sop	इनपुट	1
rx_aux_valid	इनपुट	1
rx_aux_data	इनपुट	72
hdmi_tx_de	आउटपुट	N	HDMI TX भिडियो इन्टरफेस नोट: एन = प्रति घडी प्रतीकहरू
hdmi_tx_hsync	आउटपुट	N
hdmi_tx_vsync	आउटपुट	N
hdmi_tx_data	आउटपुट	N * 48२XNUMX
tx_audio_format	आउटपुट	5	HDMI TX अडियो इन्टरफेसहरू
tx_audio_metadata	आउटपुट	165
tx_audio_info_ai	आउटपुट	48
tx_audio_CTS	आउटपुट	20
tx_audio_N	आउटपुट	20
tx_audio_de	आउटपुट	1
tx_audio_data	आउटपुट	256
tx_gcp	आउटपुट	6	HDMI TX साइडब्यान्ड इन्टरफेसहरू
tx_info_avi	आउटपुट	112
tx_info_vsi	आउटपुट	61
tx_aux_eop	आउटपुट	1	HDMI TX सहायक इन्टरफेसहरू
tx_aux_sop	आउटपुट	1
tx_aux_valid	आउटपुट	1
tx_aux_data	आउटपुट	72
tx_aux_ready	आउटपुट	1

तालिका २१. प्लेटफर्म डिजाइनर प्रणाली संकेतहरू

संकेत	दिशा	चौडाइ	विवरण
cpu_clk (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1	CPU घडी
clock_bridge_0_in_clk_clk (Intel Quartus प्राइम प्रो संस्करण)
cpu_clk_reset_n (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1	सीपीयू रिसेट
reset_bridge_0_reset_reset_n (Intel Quartus प्राइम प्रो संस्करण)
tmds_bit_clock_ratio_pio_external_connectio n_export	इनपुट	1	TMDS बिट घडी अनुपात
मापन_pio_external_connection_export	इनपुट	24	अपेक्षित TMDS घडी आवृत्ति
जारी…

संकेत	दिशा	चौडाइ	विवरण
मापन_valid_pio_external_connection_expor t	इनपुट	1	मापन PIO मान्य छ भनेर संकेत गर्दछ
i2c_master_i2c_serial_sda_in (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1	I2C मास्टर इन्टरफेस
i2c_master_i2c_serial_scl_in (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_i2c_serial_sda_oe (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
i2c_master_i2c_serial_scl_oe (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	3	DDC र SCDC को लागि I2C मास्टर Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	3	Bitec बेटी कार्ड संशोधन 2, T11 नियन्त्रणको लागि I1181C मास्टर Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus प्राइम मानक संस्करण)	इनपुट	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus प्राइम मानक संस्करण)	इनपुट	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus प्राइम मानक संस्करण)	आउटपुट	1
जारी…

संकेत	दिशा	चौडाइ	विवरण
edid_ram_access_pio_external_connection_exp ort	आउटपुट	1	EDID RAM पहुँच इन्टरफेसहरू। जब तपाईं RX शीर्षमा रहेको EDID RAM मा लेख्न वा पढ्न चाहनुहुन्छ भने edid_ram_access_pio_ external_connection_ निर्यात गर्नुहोस्। प्लेटफर्म डिजाइनरमा EDID RAM पहुँच Avalon-MM स्लेभलाई शीर्ष-स्तर RX मोड्युलहरूमा EDID RAM इन्टरफेसमा जडान गर्नुहोस्।
edid_ram_slave_translator_address	आउटपुट	8
edid_ram_slave_translator_write	आउटपुट	1
edid_ram_slave_translator_read	आउटपुट	1
edid_ram_slave_translator_readdata	इनपुट	8
edid_ram_slave_translator_writedata	आउटपुट	8
edid_ram_slave_translator_waitrequest	इनपुट	1
powerup_cal_done_export (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1	RX PMA पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
rx_pma_cal_busy_export (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
rx_pma_ch_export (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	2
rx_pma_rcfg_mgmt_address (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	12
rx_pma_rcfg_mgmt_write (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
rx_pma_rcfg_mgmt_read (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
rx_pma_waitrequest_export (Intel Quartus प्राइम प्रो संस्करण)	इनपुट	1
rx_rcfg_en_export (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
rx_rst_xcvr_export (Intel Quartus प्राइम प्रो संस्करण)	आउटपुट	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	इनपुट	1	TX PLL पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	आउटपुट	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	आउटपुट	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	आउटपुट	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	आउटपुट	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	इनपुट	32
जारी…

संकेत	दिशा	चौडाइ	विवरण
tx_pll_waitrequest_pio_external_connection_export	इनपुट	1	TX PLL प्रतीक्षा अनुरोध
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	आउटपुट	12	TX PMA पुन: कन्फिगरेसन Avalon मेमोरी-म्याप गरिएको इन्टरफेसहरू
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	आउटपुट	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	आउटपुट	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	इनपुट	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	आउटपुट	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	इनपुट	1
tx_pma_waitrequest_pio_external_connection_export	इनपुट	1	TX PMA प्रतीक्षा अनुरोध
tx_pma_cal_busy_pio_external_connection_exp ort	इनपुट	1	TX PMA पुन: क्यालिब्रेसन व्यस्त
tx_pma_ch_export	आउटपुट	2	TX PMA च्यानलहरू
tx_rcfg_en_pio_external_connection_export	आउटपुट	1	TX PMA पुन: कन्फिगरेसन सक्षम
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	आउटपुट	32	TX IOPLL पुन: कन्फिगरेसन Avalon मेमोरी म्याप गरिएको इन्टरफेसहरू
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	इनपुट	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	इनपुट	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	आउटपुट	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	आउटपुट	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	आउटपुट	1
tx_os_pio_external_connection_export	आउटपुट	2	ओभरमाampलिंग कारक: • ०: ओभर छैनampling • १:५× ओभरampling • १:५× ओभरampling • १:५× ओभरampling
tx_rst_pll_pio_external_connection_export	आउटपुट	1	IOPLL र TX PLL मा रिसेट गर्नुहोस्
tx_rst_xcvr_pio_external_connection_export	आउटपुट	1	TX नेटिभ PHY मा रिसेट गर्नुहोस्
wd_timer_resetrequest_reset	आउटपुट	1	वाचडग टाइमर रिसेट
color_depth_pio_external_connection_export	इनपुट	2	रंग गहिराई
tx_hpd_ack_pio_external_connection_export	आउटपुट	1	TX हटप्लगको लागि ह्यान्ड मिलाउने पत्ता लगाउनुहोस्
tx_hpd_req_pio_external_connection_export	इनपुट	1

२.११। डिजाइन RTL प्यारामिटरहरू
डिजाइन पूर्व अनुकूलन गर्न HDMI TX र RX शीर्ष RTL प्यारामिटरहरू प्रयोग गर्नुहोस्ample।
धेरै जसो डिजाइन प्यारामिटरहरू डिजाइन एक्स मा उपलब्ध छन्ampHDMI Intel FPGA IP प्यारामिटर सम्पादकको le ट्याब। तपाईं अझै पनि डिजाइन पूर्व परिवर्तन गर्न सक्नुहुन्छampले तपाईलाई सेटिङ गर्छ
RTL प्यारामिटरहरू मार्फत प्यारामिटर सम्पादकमा बनाइएको।

तालिका 47. HDMI RX शीर्ष प्यारामिटरहरू

प्यारामिटर	मूल्य	विवरण
SUPPORT_DEEP_COLOR	• ०: गहिरो रङ छैन • १: गहिरो रङ	कोरले गहिरो रङ ढाँचाहरू सङ्केतन गर्न सक्छ कि भनेर निर्धारण गर्छ।
SUPPORT_AUXILIARY	• ०: AUX छैन • १: AUX	यदि सहायक च्यानल इन्कोडिङ समावेश छ भने निर्धारण गर्दछ।
SYMBOLS_PER_CLOCK	8	Intel Arria 8 उपकरणहरूको लागि प्रति घडी 10 प्रतीकहरू समर्थन गर्दछ।
SUPPORT_AUDIO	• ०: अडियो छैन • १: अडियो	कोरले अडियो इन्कोड गर्न सक्छ कि भनेर निर्धारण गर्छ।
EDID_RAM_ADDR_WIDTH (Intel Quartus प्राइम मानक संस्करण)	३ (पूर्वनिर्धारित मान)	EDID RAM आकारको लग आधार २।
BITEC_DAUGHTER_CARD_REV	• ०: Bitec HDMI छोरी कार्डलाई लक्षित गर्दैन • ४: Bitec HDMI छोरी कार्ड संशोधन ४ लाई समर्थन गर्दछ • 6: लक्ष्य Bitec HDMI छोरी कार्ड संशोधन 6 •११: लक्ष्यीकरण Bitec HDMI छोरी कार्ड संशोधन ११ (पूर्वनिर्धारित)	प्रयोग गरिएको Bitec HDMI बेटी कार्डको संशोधन निर्दिष्ट गर्दछ। जब तपाइँ संशोधन परिवर्तन गर्नुहुन्छ, डिजाइनले ट्रान्सीभर च्यानलहरू बदल्न सक्छ र Bitec HDMI छोरी कार्ड आवश्यकताहरू अनुसार ध्रुवता उल्टाउन सक्छ। यदि तपाईंले BITEC_DAUGHTER_CARD_REV प्यारामिटरलाई ० मा सेट गर्नुभयो भने, डिजाइनले ट्रान्सीभर च्यानलहरू र ध्रुवतामा कुनै परिवर्तन गर्दैन।
POLARITY_INVERSION	• ०: उल्टो ध्रुवता • १: ध्रुवता उल्टो नगर्नुहोस्	इनपुट डेटाको प्रत्येक बिटको मान उल्टाउन यो प्यारामिटरलाई 1 मा सेट गर्नुहोस्। यो प्यारामिटरलाई 1 मा सेट गर्नाले RX ट्रान्ससिभरको rx_polinv पोर्टमा 4'b1111 असाइन गर्दछ।

तालिका २३. HDMI TX शीर्ष प्यारामिटरहरू

प्यारामिटर	मूल्य	विवरण
USE_FPLL	1	FPLL लाई Intel Cyclone® 10 GX उपकरणहरूको लागि मात्र TX PLL को रूपमा समर्थन गर्दछ। यो प्यारामिटरलाई सधैं १ मा सेट गर्नुहोस्।
SUPPORT_DEEP_COLOR	• ०: गहिरो रङ छैन • १: गहिरो रङ	कोरले गहिरो रङ ढाँचाहरू सङ्केतन गर्न सक्छ कि भनेर निर्धारण गर्छ।
SUPPORT_AUXILIARY	• ०: AUX छैन • १: AUX	यदि सहायक च्यानल इन्कोडिङ समावेश छ भने निर्धारण गर्दछ।
SYMBOLS_PER_CLOCK	8	Intel Arria 8 उपकरणहरूको लागि प्रति घडी 10 प्रतीकहरू समर्थन गर्दछ।
जारी…

प्यारामिटर	मूल्य	विवरण
SUPPORT_AUDIO	• ०: अडियो छैन • १: अडियो	कोरले अडियो इन्कोड गर्न सक्छ कि भनेर निर्धारण गर्छ।
BITEC_DAUGHTER_CARD_REV	• ०: Bitec HDMI छोरी कार्डलाई लक्षित गर्दैन • ४: Bitec HDMI छोरी कार्ड संशोधन ४ लाई समर्थन गर्दछ • 6: लक्ष्य Bitec HDMI छोरी कार्ड संशोधन 6 • 11: लक्ष्यीकरण Bitec HDMI छोरी कार्ड संशोधन 11 (पूर्वनिर्धारित)	प्रयोग गरिएको Bitec HDMI बेटी कार्डको संशोधन निर्दिष्ट गर्दछ। जब तपाइँ संशोधन परिवर्तन गर्नुहुन्छ, डिजाइनले ट्रान्सीभर च्यानलहरू बदल्न सक्छ र Bitec HDMI छोरी कार्ड आवश्यकताहरू अनुसार ध्रुवता उल्टाउन सक्छ। यदि तपाईंले BITEC_DAUGHTER_CARD_REV प्यारामिटरलाई ० मा सेट गर्नुभयो भने, डिजाइनले ट्रान्सीभर च्यानलहरू र ध्रुवतामा कुनै परिवर्तन गर्दैन।
POLARITY_INVERSION	• ०: उल्टो ध्रुवता • १: ध्रुवता उल्टो नगर्नुहोस्	इनपुट डेटाको प्रत्येक बिटको मान उल्टाउन यो प्यारामिटरलाई 1 मा सेट गर्नुहोस्। यो प्यारामिटरलाई 1 मा सेट गर्नाले TX ट्रान्ससिभरको tx_polinv पोर्टमा 4'b1111 असाइन गर्दछ।

२. हार्डवेयर सेटअप
HDMI Intel FPGA IP डिजाइन पूर्वample HDMI 2.0b सक्षम छ र मानक HDMI भिडियो स्ट्रिमको लागि लुपथ्रु प्रदर्शन गर्दछ।
हार्डवेयर परीक्षण चलाउनको लागि, HDMI-सक्षम यन्त्र जडान गर्नुहोस्—जस्तै HDMI इन्टरफेस भएको ग्राफिक्स कार्ड—Tranceiver Native PHY RX ब्लक, र HDMI सिङ्कमा।
इनपुट।

1. HDMI सिङ्कले पोर्टलाई मानक भिडियो स्ट्रिममा डिकोड गर्छ र यसलाई घडी रिकभरी कोरमा पठाउँछ।
2. HDMI RX कोरले DCFIFO मार्फत HDMI TX कोरको समानान्तरमा फर्काउनको लागि भिडियो, सहायक, र अडियो डेटालाई डिकोड गर्छ।
3. FMC बेटी कार्डको HDMI स्रोत पोर्टले छविलाई मनिटरमा पठाउँछ।

नोट:
यदि तपाईं अर्को Intel FPGA विकास बोर्ड प्रयोग गर्न चाहनुहुन्छ भने, तपाईंले यन्त्र असाइनमेन्ट र पिन असाइनमेन्टहरू परिवर्तन गर्नुपर्छ। ट्रान्सीभर एनालग सेटिङ Intel Arria 10 FPGA विकास किट र Bitec HDMI 2.0 छोरी कार्डको लागि परीक्षण गरिएको छ। तपाईं आफ्नो बोर्डको लागि सेटिङहरू परिमार्जन गर्न सक्नुहुन्छ।

तालिका 49. अन-बोर्ड पुश बटन र प्रयोगकर्ता LED कार्यहरू

पुश बटन / एलईडी	कार्य
cpu_resetn	प्रणाली रिसेट गर्न एक पटक थिच्नुहोस्।
user_pb[0]	मानक HDMI स्रोतमा HPD सिग्नल टगल गर्न एक पटक थिच्नुहोस्।
user_pb[1]	• TX कोरलाई DVI इन्कोड गरिएको सिग्नल पठाउन निर्देशन दिन थिच्नुहोस्। • HDMI सङ्केतित सङ्केत पठाउन जारी गर्नुहोस्।
user_pb[2]	• साइडब्यान्ड सिग्नलहरूबाट इन्फोफ्रेमहरू पठाउन रोक्न TX कोरलाई निर्देशन दिन थिच्नुहोस्। • साइडब्यान्ड संकेतहरूबाट इन्फोफ्रेमहरू पठाउन पुनः सुरु गर्न जारी गर्नुहोस्।
USER_LED[0]	RX HDMI PLL लक स्थिति। • ० = अनलक • १ = लक गरिएको
USER_LED[1]	RX ट्रान्सीभर तयार स्थिति।
जारी…

पुश बटन / एलईडी	कार्य
	• ० = तयार छैन • १ = तयार
USER_LED[2]	RX HDMI कोर लक स्थिति। • ० = कम्तिमा १ च्यानल अनलक भयो • १ = सबै ३ च्यानलहरू लक गरियो
USER_LED[3]	RX ओभरampलिंग स्थिति। • ० = गैर-ओभरampनेतृत्व (डेटा दर > 1,000 Mbps Intel Arria 10 उपकरणमा) • १ = ओभरampनेतृत्व (Intel Arria 100 उपकरणमा डाटा दर <10 Mbps)
USER_LED[4]	TX HDMI PLL लक स्थिति। • ० = अनलक • १ = लक गरिएको
USER_LED[5]	TX ट्रान्सीभर तयार स्थिति। • ० = तयार छैन • १ = तयार
USER_LED[6]	TX ट्रान्सीभर PLL लक स्थिति। • ० = अनलक • १ = लक गरिएको
USER_LED[7]	TX ओभरampलिंग स्थिति। • ० = गैर-ओभरampनेतृत्व (डेटा दर > 1,000 Mbps Intel Arria 10 उपकरणमा) • १ = ओभरampनेतृत्व (Intel Arria 1,000 उपकरणमा डाटा दर <10 Mbps)

२.३ सिमुलेशन टेस्टबेन्च
सिमुलेशन टेस्टबेन्चले HDMI TX सिरियल लूपब्याकलाई RX कोरमा सिमुलेट गर्छ।
नोट:
यो सिमुलेशन टेस्टबेन्च समावेशी I2C प्यारामिटर सक्षम भएका डिजाइनहरूको लागि समर्थित छैन।

3. HDMI 2.0 डिजाइन पूर्वample (समर्थन FRL = 0)
२६२.६२८.५६०० | ८००.५५८.८७२२
चित्र 28. HDMI Intel FPGA IP सिमुलेशन टेस्टबेन्च ब्लक रेखाचित्र

तालिका 50. Testbench अवयवहरू

कम्पोनेन्ट	विवरण
भिडियो TPG	भिडियो परीक्षण ढाँचा जनरेटर (TPG) भिडियो उत्तेजना प्रदान गर्दछ।
अडियो एसampले जनरल	अडियो एसampले जेनरेटरले अडियो प्रदान गर्दछampउत्तेजक। जेनेरेटरले अडियो च्यानल मार्फत प्रसारित गर्नको लागि बढ्दो परीक्षण डेटा ढाँचा उत्पन्न गर्दछ।
Aux Sampले जनरल	अक्स एसampले जेनेरेटरले सहायक s प्रदान गर्दछampउत्तेजक। जेनेरेटरले ट्रान्समिटरबाट पठाउनको लागि निश्चित डाटा उत्पन्न गर्दछ।
CRC जाँच	यो परीक्षकले TX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ।
अडियो डाटा जाँच	अडियो डेटा जाँचले बढ्दो परीक्षण डेटा ढाँचा प्राप्त भएको र सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्छ।
Aux डाटा जाँच	aux डेटा जाँचले अपेक्षित aux डाटा प्राप्त भएको छ वा प्राप्तकर्ता पक्षमा सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्दछ।

HDMI सिमुलेशन टेस्टबेन्चले निम्न प्रमाणिकरण परीक्षणहरू गर्छ:

HDMI सुविधा	प्रमाणीकरण
भिडियो डाटा	• टेस्टबेन्चले इनपुट र आउटपुट भिडियोमा CRC जाँच लागू गर्छ। • यसले प्राप्त भिडियो डेटामा गणना गरिएको CRC विरुद्ध प्रसारित डाटाको CRC मान जाँच गर्दछ। • टेस्टबेन्चले रिसिभरबाट ४ स्थिर V-SYNC संकेतहरू पत्ता लगाएपछि जाँच गर्छ।
सहायक डाटा	• aux sampले जेनेरेटरले ट्रान्समिटरबाट पठाउनको लागि निश्चित डाटा उत्पन्न गर्दछ। • रिसीभर पक्षमा, जेनेरेटरले अपेक्षित सहायक डाटा प्राप्त भएको छ वा सही रूपमा डिकोड गरिएको छ कि छैन तुलना गर्दछ।
अडियो डाटा	• अडियो sample जेनेरेटरले अडियो च्यानल मार्फत प्रसारित गर्नको लागि बढ्दो परीक्षण डेटा ढाँचा उत्पन्न गर्दछ। • रिसिभर पक्षमा, अडियो डेटा परीक्षकले जाँच गर्दछ र तुलना गर्दछ कि वृद्धि हुने परीक्षण डेटा ढाँचा प्राप्त भएको छ र सही रूपमा डिकोड गरिएको छ।

एक सफल सिमुलेशन निम्न सन्देश संग समाप्त हुन्छ:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = ०
# BPP = ०
# AUDIO_FREQUENCY (kHz) = ४८
# अडियो_ च्यानल = ८
# सिमुलेशन पास

तालिका 51. HDMI Intel FPGA IP डिजाइन पूर्वampले समर्थित सिमुलेटरहरू

सिमुलेटर	भेरिलग एचडीएल	VHDL
ModelSim - Intel FPGA संस्करण / ModelSim - Intel FPGA स्टार्टर संस्करण	हो	हो
VCS/VCS MX	हो	हो
रिभिएरा-प्रो	हो	हो
Xcelium समानान्तर	हो	छैन

3.11 तपाईंको डिजाइन अपग्रेड गर्दै
तालिका २८. HDMI डिजाइन पूर्वampअघिल्लो इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर संस्करणको साथ अनुकूलता

डिजाइन पूर्वampले संस्करण	इंटेल क्वार्टस प्राइम प्रो संस्करण २०.३ मा अपग्रेड गर्ने क्षमता
HDMI 2.0 डिजाइन पूर्वample (समर्थन FRL = 0)	छैन

कुनै पनि गैर-कम्प्याटिबल डिजाइनको लागि पूर्वamples, तपाईंले निम्न गर्न आवश्यक छ:

1. नयाँ डिजाइन पूर्व उत्पन्न गर्नुहोस्ampतपाईंको अवस्थित डिजाइनको समान कन्फिगरेसनहरू प्रयोग गरेर हालको Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करणमा।
2. पुरा डिजाइन पूर्व तुलना गर्नुहोस्ampडिजाइन पूर्व संग ले डाइरेक्टरीampले अघिल्लो Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर संस्करण प्रयोग गरेर उत्पन्न। परिवर्तनहरू माथि पोर्ट फेला पर्यो।

HDCP माथि HDMI 2.0/2.1 डिजाइन पूर्वample

HDMI हार्डवेयर डिजाइन माथि HDCP पूर्वample ले तपाईंलाई HDCP सुविधाको कार्यक्षमता मूल्याङ्कन गर्न मद्दत गर्छ र तपाईंलाई आफ्नो Intel Arria 10 डिजाइनहरूमा सुविधा प्रयोग गर्न सक्षम बनाउँछ।
नोट:
HDCP सुविधा Intel Quartus Prime Pro Edition सफ्टवेयरमा समावेश गरिएको छैन। HDCP सुविधा पहुँच गर्न, Intel मा सम्पर्क गर्नुहोस् https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

४.१। उच्च ब्यान्डविथ डिजिटल सामग्री संरक्षण (HDCP)
उच्च ब्यान्डविथ डिजिटल सामग्री संरक्षण (HDCP) प्रदर्शनको स्रोत बीच सुरक्षित जडान सिर्जना गर्न डिजिटल अधिकार संरक्षणको एक रूप हो।
Intel ले मूल टेक्नोलोजी सिर्जना गर्यो, जुन डिजिटल सामग्री संरक्षण LLC समूह द्वारा इजाजतपत्र दिइएको छ। HDCP एक प्रतिलिपि संरक्षण विधि हो जहाँ अडियो/भिडियो स्ट्रिम ट्रान्समिटर र रिसीभर बीच इन्क्रिप्ट गरिएको छ, यसलाई अवैध प्रतिलिपि विरुद्ध सुरक्षा।
HDCP सुविधाहरू HDCP विशिष्टता संस्करण 1.4 र HDCP विशिष्टता संस्करण 2.3 लाई पालना गर्दछ।
HDCP 1.4 र HDCP 2.3 IP ले कुनै पनि गोप्य मानहरू (जस्तै निजी कुञ्जी र सत्र कुञ्जी) इन्क्रिप्टेड IP बाहिरबाट पहुँचयोग्य भएकोले हार्डवेयर कोर तर्क भित्र सबै गणना गर्दछ।

तालिका 53. HDCP IP प्रकार्यहरू

HDCP IP	कार्यहरू
HDCP 1.4 IP	• प्रमाणीकरण विनिमय - मास्टर कुञ्जीको गणना (किमी) - अनियमित ए को जेनेरेसन — सत्र कुञ्जी (Ks), M0 र R0 को गणना। • पुनरावर्तक संग प्रमाणीकरण - V र V' को गणना र प्रमाणिकरण • लिंक अखण्डता प्रमाणीकरण - फ्रेम कुञ्जी (Ki), Mi र Ri को गणना।
जारी…

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

ISO
००:०५
दर्ता गरियो

HDCP IP	कार्यहरू
	• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, र hdcpRngCipher सहित सबै साइफर मोडहरू • मूल गुप्तिकरण स्थिति संकेत (DVI) र परिष्कृत ईन्क्रिप्शन स्थिति संकेत (HDMI) • साँचो अनियमित नम्बर जनरेटर (TRNG) - हार्डवेयर आधारित, पूर्ण डिजिटल कार्यान्वयन र गैर-निर्धारित अनियमित संख्या जनरेटर
HDCP 2.3 IP	• मास्टर कुञ्जी (km), सत्र कुञ्जी (ks) र nonce (rn, riv) उत्पादन — NIST.SP800-90A अनियमित नम्बर जेनरेशनको लागि अनुरूप • प्रमाणीकरण र कुञ्जी विनिमय — NIST.SP800-90A अनियमित संख्या जेनेरेसनमा rtx र rrx अनुरूपको लागि अनियमित संख्याहरूको उत्पादन — DCP सार्वजनिक कुञ्जी (kpubdcp) प्रयोग गरेर प्रापक प्रमाणपत्र (certrx) को हस्ताक्षर प्रमाणीकरण — ३०७२ बिट RSASSA-PKCS#3072 v1 — RSAES-OAEP (PKCS#1 v2.1) इन्क्रिप्शन र मास्टर कुञ्जीको डिक्रिप्शन (किमी) — AES-CTR मोड प्रयोग गरेर kd (dkey0, dkey1) को व्युत्पन्न - H र H' को गणना र प्रमाणिकरण - Ekh (km) र km (जोडी) को गणना • पुनरावर्तक संग प्रमाणीकरण - V र V' को गणना र प्रमाणिकरण - M र M' को गणना र प्रमाणिकरण प्रणाली नवीकरणीयता (SRM) - kpubdcp प्रयोग गरेर SRM हस्ताक्षर प्रमाणिकरण — ३०७२ बिट RSASSA-PKCS#3072 v1 • सत्र कुञ्जी विनिमय • Edkey(ks) र riv को उत्पादन र गणना। • AES-CTR मोड प्रयोग गरेर dkey2 को व्युत्पन्न • स्थानीयता जाँच - L र L' को गणना र प्रमाणिकरण - जेनरेशन अफ नोन्स (rn) • डाटा स्ट्रिम व्यवस्थापन - AES-CTR मोड आधारित कुञ्जी स्ट्रिम जेनरेशन • असममित क्रिप्टो एल्गोरिदम - 1024 (kpubrx) र 3072 (kpubdcp) बिट्सको मोड्युलस लम्बाइ भएको RSA — RSA-CRT (चिनियाँ शेष प्रमेय) ५१२ (kprivrx) बिटको मोड्युलस लम्बाइ र ५१२ (kprivrx) बिट्सको घातांक लम्बाइ • कम-स्तर क्रिप्टोग्राफिक प्रकार्य - सममित क्रिप्टो एल्गोरिदम • १२८ बिटको कुञ्जी लम्बाइ भएको AES-CTR मोड - ह्यास, MGF र HMAC एल्गोरिदमहरू • SHA256 • HMAC-SHA256 • MGF1-SHA256 - साँचो अनियमित संख्या जनरेटर (TRNG) • NIST.SP800-90A अनुरूप • हार्डवेयर आधारित, पूर्ण डिजिटल कार्यान्वयन र गैर-निर्धारित अनियमित संख्या जनरेटर

४.१.१। HDCP ओभर HDMI डिजाइन पूर्वampले वास्तुकला
HDCP सुविधाले डेटालाई सुरक्षित गर्दछ किनभने डाटा HDMI वा अन्य HDCP-सुरक्षित डिजिटल इन्टरफेसहरू मार्फत जडान भएका यन्त्रहरू बीच प्रसारण हुन्छ।
HDCP-सुरक्षित प्रणालीहरूले तीन प्रकारका यन्त्रहरू समावेश गर्दछ:

4. HDCP माथि HDMI 2.0/2.1 डिजाइन पूर्वample
२६२.६२८.५६०० | ८००.५५८.८७२२
• स्रोतहरू (TX)
• सिंक (RX)
• पुनरावर्तकहरू
यो डिजाइन पूर्वample ले HDCP प्रणालीलाई रिपीटर यन्त्रमा देखाउँदछ जहाँ यसले डाटा स्वीकार गर्दछ, डिक्रिप्ट गर्दछ, त्यसपछि डाटालाई पुन: इन्क्रिप्ट गर्दछ, र अन्तमा डाटा पुन: ट्रान्समिट गर्दछ। रिपीटरहरूसँग HDMI इनपुट र आउटपुट दुवै हुन्छन्। यसले HDMI सिङ्क र स्रोतको बीचमा प्रत्यक्ष HDMI भिडियो स्ट्रिम पास-थ्रु प्रदर्शन गर्न FIFO बफरहरूलाई इन्स्ट्यान्टियट गर्छ। यसले केही संकेत प्रशोधन गर्न सक्छ, जस्तै भिडियो र छवि प्रशोधन (VIP) Suite IP कोरहरूसँग FIFO बफरहरू प्रतिस्थापन गरेर भिडियोहरूलाई उच्च रिजोल्युसन ढाँचामा रूपान्तरण गर्ने।

चित्र २९। HDCP ओभर HDMI डिजाइन पूर्वampले ब्लक रेखाचित्र

डिजाइनको वास्तुकलाको बारेमा निम्न विवरणहरू पूर्वample HDMI डिजाइन पूर्वमा HDCP सँग मेल खान्छampले ब्लक रेखाचित्र। जब SUPPORT FRL = 1 वा
समर्थन HDCP कुञ्जी व्यवस्थापन = 1, डिजाइन पूर्वample पदानुक्रम पृष्ठ 29 मा चित्र 95 भन्दा अलि फरक छ तर अन्तर्निहित HDCP प्रकार्यहरू रहन्छन्।
समान।

1. HDCP1x र HDCP2x IP हरू हुन् जुन HDMI Intel FPGA IP प्यारामिटर सम्पादक मार्फत उपलब्ध छन्। जब तपाइँ प्यारामिटर सम्पादकमा HDMI IP कन्फिगर गर्नुहुन्छ, तपाइँ सक्षम गर्न सक्नुहुन्छ र HDCP1x वा HDCP2x वा दुवै IP लाई उपप्रणालीको भागको रूपमा समावेश गर्न सक्नुहुन्छ। दुबै HDCP IP हरू सक्षम भएकाले, HDMI IP ले क्यास्केड टोपोलोजीमा आफैलाई कन्फिगर गर्दछ जहाँ HDCP2x र HDCP1x IP हरू ब्याक-टु-प्याक जोडिएका छन्।
   • HDMI TX को HDCP इग्रेस इन्टरफेसले एन्क्रिप्ट नगरिएको अडियो भिडियो डेटा पठाउँछ।
   • एन्क्रिप्ट नगरिएको डाटा सक्रिय HDCP ब्लकद्वारा इन्क्रिप्ट हुन्छ र लिंकमा प्रसारणको लागि HDCP इन्ग्रेस इन्टरफेसमा HDMI TX मा फिर्ता पठाइन्छ।
   • प्रमाणीकरण मास्टर नियन्त्रकको रूपमा CPU उपप्रणालीले कुनै पनि समयमा HDCP TX IP हरू मध्ये एउटा मात्र सक्रिय छ र अर्को निष्क्रिय छ भनी सुनिश्चित गर्दछ।
   • त्यसैगरी, HDCP RX ले बाहिरी HDCP TX बाट लिङ्कमा प्राप्त भएको डाटालाई पनि डिक्रिप्ट गर्छ।
2. तपाईंले डिजिटल सामग्री संरक्षण (DCP) जारी उत्पादन कुञ्जीहरूसँग HDCP आईपीहरू प्रोग्राम गर्न आवश्यक छ। निम्न कुञ्जीहरू लोड गर्नुहोस्:
   तालिका 54. DCP द्वारा जारी उत्पादन कुञ्जीहरू
   

   HDCP	TX/RX	कुञ्जीहरू
   HDCP2x	TX	१६ बाइट्स: ग्लोबल कन्स्टेन्ट (lc16)
   	RX	• १६ बाइट्स (TX जस्तै): ग्लोबल कन्स्टेन्ट (lc16) • ३२० बाइट्स: RSA निजी कुञ्जी (kprivrx) • ५२२ बाइट्स: RSA सार्वजनिक कुञ्जी प्रमाणपत्र (certrx)
   HDCP1x	TX	• ५ बाइट्स: TX कुञ्जी चयन भेक्टर (Aksv) • 280 बाइट्स: TX निजी उपकरण कुञ्जीहरू (Akeys)
   	RX	• ५ बाइट्स: RX कुञ्जी चयन भेक्टर (Bksv) • 280 बाइट्स: RX निजी यन्त्र कुञ्जीहरू (Bkeys)

   डिजाइन पूर्वample ले साधारण डुअल-पोर्ट, डुअल-क्ल सिंक्रोनस RAM को रूपमा मुख्य सम्झनाहरू लागू गर्दछ। HDCP2x TX जस्ता सानो कुञ्जी आकारका लागि, IP ले नियमित तर्कमा दर्ताहरू प्रयोग गरेर कुञ्जी मेमोरी लागू गर्दछ।
   नोट: इंटेलले डिजाइन पूर्वको साथ HDCP उत्पादन कुञ्जीहरू प्रदान गर्दैनample वा Intel FPGA IPs कुनै पनि परिस्थितिमा। HDCP आईपी वा डिजाइन पूर्व प्रयोग गर्नampले, तपाईंले HDCP एडप्टर बन्नु पर्छ र डिजिटल सामग्री संरक्षण LLC (DCP) बाट सीधा उत्पादन कुञ्जीहरू प्राप्त गर्नुपर्छ।
   डिजाइन चलाउन पूर्वampले, तपाइँ या त कुञ्जी मेमोरी सम्पादन गर्नुहोस् fileउत्पादन कुञ्जीहरू समावेश गर्न वा बाहिरी भण्डारण उपकरणबाट उत्पादन कुञ्जीहरू सुरक्षित रूपमा पढ्न र रन टाइममा तिनीहरूलाई मुख्य सम्झनाहरूमा लेख्न तर्क ब्लकहरू लागू गर्नको लागि कम्पाइल गर्नुहोस्।

3. तपाईंले HDCP2x IP मा लागू गरिएको क्रिप्टोग्राफिक कार्यहरू 200 मेगाहर्ट्ज सम्मको कुनै पनि फ्रिक्वेन्सीमा घडी गर्न सक्नुहुन्छ। यो घडीको फ्रिक्वेन्सीले कति छिटो हुन्छ भनेर निर्धारण गर्छ
   HDCP2x प्रमाणीकरण सञ्चालन हुन्छ। तपाईं Nios II प्रोसेसरको लागि प्रयोग गरिएको 100 MHz घडी साझेदारी गर्न रोज्न सक्नुहुन्छ तर प्रमाणीकरण विलम्बता 200 MHz घडीको प्रयोगको तुलनामा दोब्बर हुनेछ।
4. HDCP TX र HDCP RX बीच आदानप्रदान गर्नुपर्ने मानहरू HDCP- को HDMI DDC इन्टरफेस (I2 C सिरियल इन्टरफेस) मा सञ्चार गरिन्छ।
   सुरक्षित इन्टरफेस। HDCP RX ले समर्थन गर्ने प्रत्येक लिङ्कको लागि I2C बसमा तार्किक यन्त्र प्रस्तुत गर्नुपर्छ। I2C स्लेभ 0x74 को यन्त्र ठेगानाको साथ HDCP पोर्टको लागि नक्कल गरिएको छ। यसले HDCP2x र HDCP1x RX IP हरूको HDCP दर्ता पोर्ट (Avalon-MM) चलाउँछ।
5. HDMI TX ले RX बाट EDID पढ्न र HDMI 2.0 सञ्चालनको लागि आवश्यक पर्ने SCDC डेटा RX मा स्थानान्तरण गर्न IC मास्टर प्रयोग गर्दछ। Nios II प्रोसेसर द्वारा संचालित उही I2C मास्टर पनि TX र RX बीच HDCP सन्देशहरू स्थानान्तरण गर्न प्रयोग गरिन्छ। I2C मास्टर CPU उपप्रणालीमा इम्बेड गरिएको छ।
6. Nios II प्रोसेसरले प्रमाणीकरण प्रोटोकलमा मास्टरको रूपमा कार्य गर्दछ र HDCP2x र HDCP1x TX दुवैको नियन्त्रण र स्थिति दर्ताहरू (Avalon-MM) चलाउँछ।
   आईपीहरू। सफ्टवेयर ड्राइभरहरूले प्रमाणीकरण प्रोटोकल स्टेट मेसिन लागू गर्दछ जसमा प्रमाणपत्र हस्ताक्षर प्रमाणीकरण, मास्टर कुञ्जी आदानप्रदान, स्थानीयता जाँच, सत्र कुञ्जी आदानप्रदान, जोडी, लिङ्क अखण्डता जाँच (HDCP1x), र पुनरावर्तकहरूसँग प्रमाणीकरण, जस्तै टोपोलोजी जानकारी प्रचार र स्ट्रिम व्यवस्थापन जानकारी प्रचार। सफ्टवेयर चालकहरूले प्रमाणीकरण प्रोटोकल द्वारा आवश्यक कुनै पनि क्रिप्टोग्राफिक कार्यहरू कार्यान्वयन गर्दैनन्। यसको सट्टा, HDCP IP हार्डवेयरले कुनै पनि गोप्य मानहरू पहुँच गर्न सकिँदैन भन्ने सुनिश्चित गर्दै सबै क्रिप्टोग्राफिक कार्यहरू लागू गर्दछ।
   7. एक साँचो रिपीटर प्रदर्शनमा जहाँ टोपोलोजी जानकारी अपस्ट्रीम प्रचार गर्न आवश्यक छ, Nios II प्रोसेसरले HDCP2x र HDCP1x RX IP हरूको रिपीटर सन्देश पोर्ट (Avalon-MM) चलाउँछ। Nios II प्रोसेसरले RX REPEATER बिटलाई ० मा खाली गर्छ जब यसले जडान गरिएको डाउनस्ट्रीम HDCPcapable छैन वा कुनै डाउनस्ट्रीम जडान नभएको पत्ता लगाउँछ। डाउनस्ट्रीम जडान बिना, RX प्रणाली अब रिपीटरको सट्टा अन्तिम-बिन्दु रिसीभर हो। यसको विपरित, Nios II प्रोसेसरले डाउनस्ट्रीम HDCP-सक्षम छ भनी पत्ता लगाएपछि RX REPEATER बिटलाई 0 मा सेट गर्दछ।

४.२। Nios II प्रोसेसर सफ्टवेयर प्रवाह
Nios II सफ्टवेयर फ्लोचार्टले HDMI अनुप्रयोगमा HDCP प्रमाणीकरण नियन्त्रणहरू समावेश गर्दछ।
चित्र 30. Nios II प्रोसेसर सफ्टवेयर फ्लोचार्ट

1. Nios II सफ्टवेयरले HDMI TX PLL, TX ट्रान्सीभर PHY, I2C मास्टर र बाह्य TI retimer लाई प्रारम्भ र रिसेट गर्दछ।
2. Nios II सफ्टवेयरले भिडियो रिजोलुसन परिवर्तन भएको छ कि छैन र TX पुन: कन्फिगरेसन आवश्यक छ वा छैन भनी निर्धारण गर्न RX दर पत्ता लगाउने सर्किटबाट आवधिक दर पत्ता लगाउने वैध संकेत पोल गर्दछ। सफ्टवेयरले TX हट-प्लग घटना भएको छ कि छैन भनेर निर्धारण गर्न TX हट-प्लग पत्ता लगाउने संकेतलाई पनि पोल गर्छ।
3. जब RX दर पत्ता लगाउने सर्किटबाट मान्य संकेत प्राप्त हुन्छ, Nios II सफ्टवेयरले HDMI RX बाट SCDC र घडीको गहिराइ मानहरू पढ्छ र HDMI TX PLL र ट्रान्सीभर PHY पुन: कन्फिगरेसन आवश्यक छ कि छैन भनेर पत्ता लगाउन पत्ता लगाइएको दरको आधारमा घडी फ्रिक्वेन्सी ब्यान्ड पुन: प्राप्त गर्दछ। यदि TX पुन: कन्फिगरेसन आवश्यक छ भने, Nios II सफ्टवेयरले I2C मास्टरलाई SCDC मान बाहिरी RX मा पठाउन आदेश दिन्छ। यसले HDMI TX PLL र TX ट्रान्सीभर पुन: कन्फिगर गर्न आदेश दिन्छ
   PHY, पछि यन्त्र पुन: क्यालिब्रेसन, र रिसेट अनुक्रम। यदि दर परिवर्तन भएन भने, न त TX पुन: कन्फिगरेसन वा HDCP पुन: प्रमाणीकरण आवश्यक पर्दैन।
4. जब TX हट-प्लग घटना भयो, Nios II सफ्टवेयरले I2C मास्टरलाई SCDC मान बाहिरी RX मा पठाउन आदेश दिन्छ, र त्यसपछि RX बाट EDID पढ्नुहोस्।
   र आन्तरिक EDID RAM अपडेट गर्नुहोस्। त्यसपछि सफ्टवेयरले EDID जानकारीलाई अपस्ट्रीममा प्रचार गर्छ।
5. Nios II सफ्टवेयरले डाउनस्ट्रीम HDCP-सक्षम छ कि छैन पत्ता लगाउन I2C मास्टरलाई बाहिरी RX बाट अफसेट 0x50 पढ्न आदेश दिएर HDCP गतिविधि सुरु गर्छ, वा
   अन्यथा:
   • यदि फर्काइएको HDCP2Version मान 1 छ भने, डाउनस्ट्रीम HDCP2xcapable छ।
   • यदि सम्पूर्ण 0x50 रिडहरूको फिर्ता गरिएको मान 0 को छ भने, डाउनस्ट्रीम HDCP1x-सक्षम छ।
   • यदि सम्पूर्ण 0x50 रिडहरूको फर्काइएको मान 1 को छ भने, डाउनस्ट्रीम या त HDCP-सक्षम वा निष्क्रिय छैन।
   • यदि डाउनस्ट्रीम पहिले HDCP-सक्षम वा निष्क्रिय छैन तर हाल HDCP-सक्षम छ भने, सफ्टवेयरले रिपीटर अपस्ट्रीम (RX) को रिपीटर बिटलाई 1 मा सेट गर्दछ RX अब रिपीटर हो भनेर संकेत गर्न।
   • यदि डाउनस्ट्रीम पहिले HDCP-सक्षम छ तर हाल HDCP सक्षम वा निष्क्रिय छैन भने, सफ्टवेयरले RX अब अन्तिम बिन्दु रिसीभर हो भनी संकेत गर्नको लागि 0 को REPEATER बिट सेट गर्दछ।
6. सफ्टवेयरले HDCP2x प्रमाणीकरण प्रोटोकल प्रारम्भ गर्दछ जसमा RX प्रमाणपत्र हस्ताक्षर प्रमाणीकरण, मास्टर कुञ्जी आदानप्रदान, स्थानीयता जाँच, सत्र कुञ्जी आदानप्रदान, जोडी, पुनरावर्तकहरूसँग प्रमाणीकरण जस्तै टोपोलोजी जानकारी प्रचार समावेश छ।
7. जब प्रमाणीकरण गरिएको अवस्थामा, Nios II सफ्टवेयरले I2C मास्टरलाई बाह्य RX बाट RxStatus दर्ताको मतदान गर्न आदेश दिन्छ, र यदि सफ्टवेयरले REAUTH_REQ बिट सेट गरिएको पत्ता लगायो भने, यसले पुन: प्रमाणीकरण सुरु गर्छ र TX इन्क्रिप्सन असक्षम पार्छ।
8. जब डाउनस्ट्रीम रिपीटर हुन्छ र RxStatus दर्ताको READY बिट 1 मा सेट हुन्छ, यसले सामान्यतया डाउनस्ट्रीम टोपोलोजी परिवर्तन भएको संकेत गर्छ। त्यसैले, Nios II सफ्टवेयरले I2C मास्टरलाई डाउनस्ट्रीमबाट ReceiverID_List पढ्न र सूची प्रमाणित गर्न आदेश दिन्छ। यदि सूची मान्य छ र कुनै टोपोलोजी त्रुटि फेला परेन भने, सफ्टवेयर सामग्री स्ट्रिम व्यवस्थापन मोड्युलमा जान्छ। अन्यथा, यसले पुन: प्रमाणीकरण सुरु गर्छ र TX एन्क्रिप्शन असक्षम पार्छ।
9. Nios II सफ्टवेयरले ReceiverID_List र RxInfo मानहरू तयार गर्छ र त्यसपछि रिपीटर अपस्ट्रीम (RX) को Avalon-MM रिपीटर सन्देश पोर्टमा लेख्छ। त्यसपछि RX ले सूचीलाई बाह्य TX (अपस्ट्रीम) मा प्रचार गर्छ।
10. यस बिन्दुमा प्रमाणीकरण पूरा भयो। सफ्टवेयरले TX एन्क्रिप्शन सक्षम गर्दछ।
11. सफ्टवेयरले HDCP1x प्रमाणीकरण प्रोटोकल प्रारम्भ गर्दछ जसमा कुञ्जी विनिमय र पुनरावर्तकहरूसँग प्रमाणीकरण समावेश छ।
12. Nios II सफ्टवेयरले बाह्य RX (डाउनस्ट्रीम) र HDCP1x TX बाट क्रमशः Ri' र Ri लाई पढेर र तुलना गरेर लिङ्क अखण्डता जाँच गर्छ। यदि मानहरू
    मेल खाँदैन, यसले सिङ्क्रोनाइजेसनको हानिलाई संकेत गर्दछ र सफ्टवेयरले पुन: प्रमाणीकरण प्रारम्भ गर्दछ र TX इन्क्रिप्शन असक्षम गर्दछ।
13. यदि डाउनस्ट्रीम रिपीटर हो र Bcaps दर्ताको READY बिट 1 मा सेट गरिएको छ भने, यसले सामान्यतया डाउनस्ट्रीम टोपोलोजी परिवर्तन भएको संकेत गर्दछ। त्यसैले, Nios II सफ्टवेयरले I2C मास्टरलाई डाउनस्ट्रीमबाट KSV सूची मान पढ्न र सूची प्रमाणित गर्न आदेश दिन्छ। यदि सूची मान्य छ र कुनै टोपोलोजी त्रुटि फेला परेन भने, सफ्टवेयरले KSV सूची र Bstatus मान तयार गर्दछ र रिपीटर अपस्ट्रीम (RX) को Avalon-MM रिपीटर सन्देश पोर्टमा लेख्छ। त्यसपछि RX ले सूचीलाई बाह्य TX (अपस्ट्रीम) मा प्रचार गर्छ। अन्यथा, यसले पुन: प्रमाणीकरण प्रारम्भ गर्दछ र TX एन्क्रिप्शन असक्षम गर्दछ।

४.३। डिजाइन वाकथ्रु
HDMI डिजाइन पूर्वमा HDCP सेटअप र चलाउँदैample पाँच s को मिलेर बनेको छtages.

1. हार्डवेयर सेटअप गर्नुहोस्।
2. डिजाइन उत्पन्न गर्नुहोस्।
3. HDCP कुञ्जी मेमोरी सम्पादन गर्नुहोस् files आफ्नो HDCP उत्पादन कुञ्जीहरू समावेश गर्न।
   a FPGA मा सादा HDCP उत्पादन कुञ्जीहरू भण्डार गर्नुहोस् (सपोर्ट HDCP कुञ्जी व्यवस्थापन = ०)
   b बाह्य फ्ल्यास मेमोरी वा EEPROM मा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू भण्डार गर्नुहोस् (सपोर्ट HDCP कुञ्जी व्यवस्थापन = 1)
4. डिजाइन कम्पाइल गर्नुहोस्।
5. View परिणामहरू।

४.३.१। हार्डवेयर सेट अप गर्नुहोस्
पहिलो एसtagप्रदर्शनको e हार्डवेयर सेटअप गर्न हो।
जब समर्थन FRL = 0, प्रदर्शनको लागि हार्डवेयर सेटअप गर्न यी चरणहरू पालना गर्नुहोस्:

1. Bitec HDMI 2.0 FMC छोरी कार्ड (संशोधन 11) लाई FMC पोर्ट B मा Arria 10 GX विकास किटमा जडान गर्नुहोस्।
2. USB केबल प्रयोग गरेर आफ्नो PC मा Arria 10 GX विकास किट जडान गर्नुहोस्।
3. Bitec HDMI 2.0 FMC छोरी कार्डमा रहेको HDMI RX कनेक्टरबाट HDMI केबललाई HDCP-सक्षम HDMI उपकरणमा जडान गर्नुहोस्, जस्तै HDMI आउटपुट भएको ग्राफिक कार्ड।
4. Bitec HDMI 2.0 FMC छोरी कार्डमा रहेको HDMI TX कनेक्टरबाट अर्को HDMI केबललाई HDCP-सक्षम HDMI उपकरणमा जडान गर्नुहोस्, जस्तै HDMI इनपुट भएको टेलिभिजन।

जब SUPPORT FRL = 1, को लागि हार्डवेयर सेटअप गर्न यी चरणहरू पालना गर्नुहोस् प्रदर्शन:

1. Bitec HDMI 2.1 FMC छोरी कार्ड (Revision 9) FMC पोर्ट B मा Arria 10 GX विकास किटमा जडान गर्नुहोस्।
2. USB केबल प्रयोग गरेर आफ्नो PC मा Arria 10 GX विकास किट जडान गर्नुहोस्।
3. Bitec HDMI 2.1 FMC छोरी कार्डमा HDMI RX कनेक्टरबाट HDMI 3 कोटी 2.1 केबलहरू HDCP-सक्षम HDMI 2.1 स्रोतमा जडान गर्नुहोस्, जस्तै क्वान्टम डेटा 980 48G जेनरेटर।
4. Bitec HDMI 2.1 FMC छोरी कार्डमा HDMI TX कनेक्टरबाट अर्को HDMI 3 कोटी 2.1 केबलहरू HDCP-सक्षम HDMI 2.1 सिंकमा जडान गर्नुहोस्, जस्तै
   क्वान्टम डाटा 980 48G विश्लेषक।

४.३.२। डिजाइन उत्पन्न गर्नुहोस्
हार्डवेयर सेटअप गरेपछि, तपाईंले डिजाइन उत्पन्न गर्न आवश्यक छ।
तपाईंले सुरु गर्नु अघि, Intel Quartus Prime Pro Edition सफ्टवेयरमा HDCP सुविधा स्थापना गर्न सुनिश्चित गर्नुहोस्।

1. Tools ➤ IP Catalog मा क्लिक गर्नुहोस्, र Intel Arria 10 लाई लक्षित उपकरण परिवारको रूपमा चयन गर्नुहोस्।
   नोट: HDCP डिजाइन पूर्वample ले Intel Arria 10 र Intel Stratix® 10 यन्त्रहरू मात्र समर्थन गर्दछ।
2. IP क्याटलगमा, HDMI Intel FPGA IP पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
3. तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको qsys वा .ip
4. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
5. IP ट्याबमा, TX र RX दुवैका लागि चाहिने प्यारामिटरहरू कन्फिगर गर्नुहोस्।
6. HDCP डिजाइन पूर्व उत्पन्न गर्न समर्थन HDCP 1.4 वा समर्थन HDCP 2.3 प्यारामिटर खोल्नुहोस्ample।
7. यदि तपाइँ बाह्य फ्ल्यास मेमोरी वा EEPROM मा एन्क्रिप्टेड ढाँचामा HDCP उत्पादन कुञ्जी भण्डारण गर्न चाहनुहुन्छ भने समर्थन HDCP कुञ्जी व्यवस्थापन प्यारामिटर खोल्नुहोस्। अन्यथा, HDCP उत्पादन कुञ्जीलाई FPGA मा सादा ढाँचामा भण्डारण गर्न समर्थन HDCP कुञ्जी व्यवस्थापन प्यारामिटर बन्द गर्नुहोस्।
8. डिजाइन मा पूर्वample ट्याबमा, Arria 10 HDMI RX-TX Retransmit चयन गर्नुहोस्।
9. हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न संश्लेषण चयन गर्नुहोस्ample।
10. उत्पन्न को लागी File ढाँचा, Verilog वा VHDL चयन गर्नुहोस्।
11. लक्ष्य विकास किटको लागि, Arria 10 GX FPGA विकास किट चयन गर्नुहोस्। यदि तपाईंले विकास किट चयन गर्नुभयो भने, तब लक्ष्य यन्त्र (चरण 4 मा चयन गरिएको) विकास किटमा रहेको यन्त्रसँग मिलाउन परिवर्तन हुन्छ। Arria 10 GX FPGA विकास किटको लागि, पूर्वनिर्धारित उपकरण 10AX115S2F45I1SG हो।
12. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले परियोजना उत्पन्न गर्न डिजाइन files र सफ्टवेयर कार्यान्वयनयोग्य र लिङ्किङ ढाँचा (ELF) प्रोग्रामिङ file.

४.३.३। HDCP उत्पादन कुञ्जीहरू समावेश गर्नुहोस्
४.३.३.१। FPGA मा सादा HDCP उत्पादन कुञ्जीहरू भण्डार गर्नुहोस् (सपोर्ट HDCP कुञ्जी व्यवस्थापन = ०)
डिजाइन उत्पन्न गरेपछि, HDCP कुञ्जी मेमोरी सम्पादन गर्नुहोस् files आफ्नो उत्पादन कुञ्जीहरू समावेश गर्न।
उत्पादन कुञ्जीहरू समावेश गर्न, यी चरणहरू पालना गर्नुहोस्।

1. निम्न कुञ्जी मेमोरी पत्ता लगाउनुहोस् fileमा छ /rtl/hdcp/ निर्देशिका:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. hdcp2x_rx_kmem.v खोल्नुहोस् file र प्रापक पब्लिक सर्टिफिकेट र आरएक्स प्राइभेट कुञ्जी र ग्लोबल कन्स्टेन्टका लागि पूर्वनिर्धारित फेक्सिमाइल कुञ्जी R1 पत्ता लगाउनुहोस्।amples तल।
   चित्र 31. प्रापक सार्वजनिक प्रमाणपत्रको लागि फेक्सिमाइल कुञ्जी R1 को तार एरे
   चित्र 32. RX निजी कुञ्जी र ग्लोबल कन्स्टेन्टको लागि फेक्सिमाइल कुञ्जी R1 को तार एरे
   
3. उत्पादन कुञ्जीहरूको लागि प्लेसहोल्डर पत्ता लगाउनुहोस् र ठूलो एन्डियन ढाँचामा तिनीहरूको सम्बन्धित तार एरेमा आफ्नै उत्पादन कुञ्जीहरूसँग बदल्नुहोस्।
   चित्र 33. HDCP उत्पादन कुञ्जीहरूको तार एरे (प्लेसहोल्डर)
   
4. अन्य सबै कुञ्जी मेमोरीको लागि चरण 3 दोहोर्याउनुहोस् files जब तपाइँ सबै कुञ्जी मेमोरीमा तपाइँको उत्पादन कुञ्जीहरू समावेश गरिसक्नुहुन्छ files, डिजाइन पूर्वमा USE_FACSIMILE प्यारामिटर ० मा सेट गरिएको छ भनी सुनिश्चित गर्नुहोस्ampले शीर्ष स्तर file (a10_hdmi2_demo.v)

४.३.३.१.१। DCP कुञ्जीबाट HDCP कुञ्जी म्यापिङ Files
निम्न खण्डहरूले DCP कुञ्जीमा भण्डारण गरिएका HDCP उत्पादन कुञ्जीहरूको म्यापिङको वर्णन गर्दछ fileHDCP kmem को तार एरेमा s files.
४.३.३.१.२। hdcp4.3.3.1.2x_tx_kmem.v र hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v र hdcp1x_rx_kmem.v को लागि files

• यी दुई files ले उही ढाँचा साझा गर्दै हुनुहुन्छ।
• सही HDCP1 TX DCP कुञ्जी पहिचान गर्न file hdcp1x_tx_kmem.v को लागि, पहिलो 4 बाइटहरू सुनिश्चित गर्नुहोस् file "0x01, 0x00, 0x00, 0x00" हो।
• सही HDCP1 RX DCP कुञ्जी पहिचान गर्न file hdcp1x_rx_kmem.v को लागि, पहिलो 4 बाइटहरू सुनिश्चित गर्नुहोस् file "0x02, 0x00, 0x00, 0x00" हो।
• DCP कुञ्जीमा कुञ्जीहरू files सानो-एन्डियन ढाँचामा छन्। kmem मा प्रयोग गर्न files, तपाईंले तिनीहरूलाई ठूलो-एन्डियनमा रूपान्तरण गर्नुपर्छ।

चित्र 34. HDCP1 TX DCP कुञ्जीबाट बाइट म्यापिङ file hdcp1x_tx_kmem.v मा

नोट:
बाइट नम्बर तलको ढाँचामा प्रदर्शित हुन्छ:

• बाइटहरूमा कुञ्जी आकार * कुञ्जी नम्बर + हालको पङ्क्तिमा बाइट नम्बर + स्थिर अफसेट + बाइटहरूमा पङ्क्ति आकार * पङ्क्ति नम्बर।
• 308*n ले संकेत गर्दछ कि प्रत्येक कुञ्जी सेटमा 308 बाइटहरू छन्।
• 7*y ले संकेत गर्दछ कि प्रत्येक पङ्क्तिमा 7 बाइटहरू छन्।

चित्र 35. HDCP1 TX DCP कुञ्जी file जंक मानहरू भर्दै

चित्र 36. hdcp1x_tx_kmem.v को तार एरेहरू
Examphdcp1x_tx_kmem.v को le र कसरी यसको तार arrays नक्सा पूर्वमाampHDCP1 TX DCP कुञ्जीको le file पृष्ठ 35 मा चित्र 105 मा।

४.३.३.१.३। hdcp4.3.3.1.3x_rx_kmem.v file
hdcp2x_rx_kmem.v को लागि file

• सही HDCP2 RX DCP कुञ्जी पहिचान गर्न file hdcp2x_rx_kmem.v को लागि, पहिलो 4 बाइटहरू सुनिश्चित गर्नुहोस् file "0x00, 0x00, 0x00, 0x02" हो।
• DCP कुञ्जीमा कुञ्जीहरू files सानो-एन्डियन ढाँचामा छन्।

चित्र 37. HDCP2 RX DCP कुञ्जीबाट बाइट म्यापिङ file hdcp2x_rx_kmem.v मा
तलको चित्रले HDCP2 RX DCP कुञ्जीबाट सही बाइट म्यापिङ देखाउँछ file hdcp2x_rx_kmem.v मा

नोट:
बाइट नम्बर तलको ढाँचामा प्रदर्शित हुन्छ:

• बाइटहरूमा कुञ्जी आकार * कुञ्जी नम्बर + हालको पङ्क्तिमा बाइट नम्बर + स्थिर अफसेट + बाइटहरूमा पङ्क्ति आकार * पङ्क्ति नम्बर।
• 862*n ले संकेत गर्दछ कि प्रत्येक कुञ्जी सेटमा 862 बाइटहरू छन्।
• 16*y ले प्रत्येक पङ्क्तिमा १६ बाइटहरू छन् भनी संकेत गर्छ। त्यहाँ cert_rx_prod मा अपवाद छ जहाँ ROW 16 मा केवल 32 बाइटहरू छन्।

चित्र 38. HDCP2 RX DCP कुञ्जी file जंक मानहरू भर्दै

चित्र 39. hdcp2x_rx_kmem.v को तार एरेहरू
यो चित्रले पूर्वमा hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, र lc128_prod) नक्साका लागि तार arrays देखाउँछ।ampHDCP2 RX DCP कुञ्जीको le file in
पृष्ठ 38 मा चित्र 108।

४.३.३.१.४। hdcp4.3.3.1.4x_tx_kmem.v file
hdcp2x_tx_kmem.v को लागि file:

• सही HDCP2 TX DCP कुञ्जी पहिचान गर्न file hdcp2x_tx_kmem.v को लागि, पहिलो 4 बाइटहरू सुनिश्चित गर्नुहोस् file "0x00, 0x00, 0x00, 0x01" हो।
• DCP कुञ्जीमा कुञ्जीहरू files सानो-एन्डियन ढाँचामा छन्।
• वैकल्पिक रूपमा, तपाईंले hdcp128x_rx_kmem.v बाट lc2_prod लाई hdcp2x_tx_kmem.v मा सिधै लागू गर्न सक्नुहुन्छ। कुञ्जीहरूले समान मानहरू साझा गर्छन्।

चित्र 40. hdcp2x_tx_kmem.v को तार एरे
यो आंकडा HDCP2 TX DCP कुञ्जीबाट सही बाइट म्यापिङ देखाउँछ file hdcp2x_tx_kmem.v मा

४.३.३.२। बाह्य फ्लैश मेमोरीमा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू भण्डार गर्नुहोस् वा EEPROM (समर्थन HDCP कुञ्जी व्यवस्थापन = 1)
चित्र 41. उच्च स्तर ओभरview HDCP कुञ्जी व्यवस्थापनको

जब समर्थन HDCP कुञ्जी व्यवस्थापन प्यारामिटर खोलिएको छ, तपाईंले कुञ्जी इन्क्रिप्शन सफ्टवेयर उपयोगिता (KEYENC) र Intel प्रदान गर्ने कुञ्जी प्रोग्रामर डिजाइन प्रयोग गरेर HDCP उत्पादन कुञ्जी इन्क्रिप्सनको नियन्त्रण राख्नुहुन्छ। तपाईंले HDCP उत्पादन कुञ्जीहरू र 128 बिट HDCP सुरक्षा कुञ्जी प्रदान गर्नुपर्छ। HDCP सुरक्षा कुञ्जी
HDCP उत्पादन कुञ्जीलाई इन्क्रिप्ट गर्छ र कुञ्जीलाई बाह्य फ्ल्यास मेमोरीमा भण्डार गर्दछ (पूर्वको लागिample, EEPROM) HDMI छोरी कार्डमा।
समर्थन HDCP कुञ्जी व्यवस्थापन प्यारामिटर खोल्नुहोस् र कुञ्जी डिक्रिप्शन सुविधा (KEYDEC) HDCP IP कोरहरूमा उपलब्ध हुन्छ। एउटै HDCP सुरक्षा
प्रशोधन इन्जिनहरूको लागि चल्ने समयमा HDCP उत्पादन कुञ्जीहरू पुन: प्राप्त गर्न KEYDEC मा कुञ्जी प्रयोग गर्नुपर्छ। KEYENC र KEYDEC ले Atmel AT24CS32 32-Kbit सिरियल EEPROM, Atmel AT24C16A 16-Kbit सिरियल EEPROM र कम्तिमा 2-Kbit rom साइजसँग मिल्दो I16C EEPROM यन्त्रहरूलाई समर्थन गर्दछ।

नोट:

1. HDMI 2.0 FMC बेटी कार्ड रिभिजन 11 को लागि, बेटी कार्डमा रहेको EEPROM Atmel AT24CS32 हो भनी सुनिश्चित गर्नुहोस्। Bitec HDMI 2.0 FMC छोरी कार्ड रिभिजन 11 मा प्रयोग गरिएको EEPROM को दुई फरक आकारहरू छन्।
2. यदि तपाईंले पहिले HDCP उत्पादन कुञ्जीहरू इन्क्रिप्ट गर्न KEYENC प्रयोग गर्नुभएको थियो र संस्करण 21.2 वा पहिलेको समर्थन HDCP कुञ्जी व्यवस्थापन सक्रिय गर्नुभयो भने, तपाईंले KEYENC सफ्टवेयर उपयोगिता प्रयोग गरेर HDCP उत्पादन कुञ्जीहरू पुन: इन्क्रिप्ट गर्न र संस्करण 21.3 बाट HDCP आईपीहरू पुन: उत्पन्न गर्न आवश्यक छ।
   अगाडि।

४.३.३.२.१। Intel KEYENC
KEYENC एउटा कमाण्ड लाइन सफ्टवेयर उपयोगिता हो जसलाई Intel ले HDCP उत्पादन कुञ्जीहरूलाई 128 बिट HDCP सुरक्षा कुञ्जीसँग इन्क्रिप्ट गर्न प्रयोग गर्दछ जुन तपाईंले प्रदान गर्नुहुन्छ। KEYENC ले हेक्स वा बिन वा हेडरमा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू आउटपुट गर्दछ file ढाँचा। KEYENC ले mif पनि उत्पन्न गर्छ file तपाइँको प्रदान गरिएको 128 बिट HDCP सुरक्षा कुञ्जी समावेश गर्दछ। KEYDEC
mif चाहिन्छ file.

प्रणाली आवश्यकता:

1. Windows 86 OS को साथ x64 10-बिट मेसिन
2. भिजुअल स्टुडियो 2019 (x64) को लागि भिजुअल C++ पुन: वितरण योग्य प्याकेज

नोट:
तपाईंले VS 2019 को लागि Microsoft Visual C++ स्थापना गर्नुपर्छ। तपाईंले Windows ➤ Control Panel ➤ कार्यक्रमहरू र सुविधाहरूबाट Visual C++ पुन: वितरण योग्य स्थापना भएको छ कि छैन भनी जाँच गर्न सक्नुहुन्छ। यदि Microsoft Visual C++ स्थापना गरिएको छ भने, तपाईंले भिजुअल C++ xxxx हेर्न सक्नुहुन्छ
पुन: वितरण योग्य (x64)। अन्यथा, तपाइँ भिजुअल C++ डाउनलोड र स्थापना गर्न सक्नुहुन्छ
Microsoft बाट पुन: वितरण योग्य webसाइट। डाउनलोड लिङ्कको लागि सम्बन्धित जानकारीलाई सन्दर्भ गर्नुहोस्।

तालिका ५५. KEYENC कमाण्ड लाइन विकल्पहरू

आदेश रेखा विकल्प	तर्क/विवरण
-k	<HDCP protection key file> पाठ file हेक्साडेसिमलमा 128 बिट HDCP सुरक्षा कुञ्जी मात्र समावेश गर्दछ। उदाहरणample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 ट्रान्समिटर उत्पादन कुञ्जीहरू file DCP बाट (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 रिसीभर उत्पादन कुञ्जीहरू file DCP बाट (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 ट्रान्समिटर उत्पादन कुञ्जीहरू file DCP बाट (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 रिसीभर उत्पादन कुञ्जीहरू file DCP बाट (.bin file)
-hdcp1txkeys	चयन गरिएको इनपुट (.bin) को लागि कुञ्जी दायरा निर्दिष्ट गर्नुहोस् files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm जहाँ n = कुञ्जी सुरु (1 वा >1) m = कुञ्जी अन्त्य (n वा > n) उदाampLe: प्रत्येक HDCP 1 TX, HDCP 1000 RX र HCDP बाट 1.4 देखि 1.4 कुञ्जीहरू चयन गर्नुहोस् 2.3 RX उत्पादन कुञ्जीहरू file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
जारी…

आदेश रेखा विकल्प	तर्क/विवरण
	नोट: 1. यदि तपाइँ कुनै HDCP उत्पादन कुञ्जीहरू प्रयोग गरिरहनु भएको छैन भने file, तपाईंलाई HDCP कुञ्जी दायरा आवश्यक पर्दैन। यदि तपाइँ कमाण्ड लाइनमा तर्क प्रयोग गरिरहनु भएको छैन भने, पूर्वनिर्धारित कुञ्जी दायरा 0 हो। 2. तपाईंले HDCP उत्पादन कुञ्जीहरूको लागि कुञ्जीहरूको फरक अनुक्रमणिका पनि चयन गर्न सक्नुहुन्छ file। यद्यपि, कुञ्जीहरूको संख्या चयन गरिएका विकल्पहरूसँग मेल खानुपर्छ। Example: विभिन्न १०० कुञ्जीहरू चयन गर्नुहोस् HDCP 100 TX उत्पादन कुञ्जीहरूबाट पहिलो 1.4 कुञ्जीहरू चयन गर्नुहोस् file "-hdcp1txkeys 1-100" HDCP 300 RX उत्पादन कुञ्जीहरूको लागि 400 देखि 1.4 सम्म कुञ्जीहरू चयन गर्नुहोस् file "-hdcp1rxkeys 300-400" HDCP 600 RX उत्पादन कुञ्जीहरूको लागि 700 देखि 2.3 सम्म कुञ्जीहरू चयन गर्नुहोस् file "-hdcp2rxkeys 600-700"
-o	आउटपुट file ढाँचा । पूर्वनिर्धारित हेक्स हो file. बाइनरीमा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू उत्पन्न गर्नुहोस् file ढाँचा: -o बिन हेक्समा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू उत्पन्न गर्नुहोस् file ढाँचा: -o हेक्स हेडरमा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू उत्पन्न गर्नुहोस् file ढाँचा: -ओह
-चेक कुञ्जीहरू	इनपुटमा उपलब्ध कुञ्जीहरूको संख्या छाप्नुहोस् files पूर्वampLe:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -चेक-कुञ्जीहरू
	नोट: माथि उल्लेख गरिए अनुसार आदेश रेखाको अन्त्यमा प्यारामिटर-चेक-कुञ्जीहरू प्रयोग गर्नुहोस्ample।
- संस्करण	KEYENC संस्करण नम्बर छाप्नुहोस्

तपाईंले एन्क्रिप्ट गर्न HDCP 1.4 र/वा HDCP 2.3 उत्पादन कुञ्जीहरू छनौट गर्न सक्नुहुन्छ। पूर्वका लागिampले, एन्क्रिप्ट गर्न केवल HDCP 2.3 RX उत्पादन कुञ्जीहरू प्रयोग गर्न, मात्र -hdcp2rx प्रयोग गर्नुहोस्
<HDCP 2.3 RX production keys file> -hdcp2rxkeys आदेश रेखा प्यारामिटरहरूमा।
तालिका 56. KEYENC साझा त्रुटि सन्देश दिशानिर्देश

त्रुटि सन्देश	दिशानिर्देश
त्रुटि: HDCP सुरक्षा कुञ्जी file हराइरहेको	हराइरहेको कमाण्ड लाइन प्यारामिटर -k file>
त्रुटि: कुञ्जी ३२ हेक्स अंकको हुनुपर्छ (जस्तै f32f0f1f2f3f4f5f6f7f8fafbfcfdfeff)	HDCP सुरक्षा कुञ्जी file 32 हेक्साडेसिमल अंकहरूमा HDCP सुरक्षा कुञ्जी मात्र समावेश गर्नुपर्छ।
त्रुटि: कृपया कुञ्जी दायरा निर्दिष्ट गर्नुहोस्	दिइएको इनपुट HDCP उत्पादन कुञ्जीहरूको लागि कुञ्जी दायरा निर्दिष्ट गरिएको छैन file.
त्रुटि: अमान्य कुञ्जी दायरा	-hdcp1txkeys वा -hdcp1rxkeys वा -hdcp2rxkeys को लागि निर्दिष्ट गरिएको कुञ्जी दायरा सही छैन।
त्रुटि: सिर्जना गर्न सकिँदैनFileनाम>	keyenc.exe चलिरहेको छ बाट फोल्डर अनुमति जाँच गर्नुहोस्।
त्रुटि: -hdcp1txkeys इनपुट अमान्य छ	HDCP 1.4 TX उत्पादन कुञ्जीहरूको लागि इनपुट कुञ्जी दायरा ढाँचा अमान्य छ। सही ढाँचा "-hdcp1txkeys nm" हो जहाँ n >= 1, m >= n
त्रुटि: -hdcp1rxkeys इनपुट अमान्य छ	HDCP 1.4 RX उत्पादन कुञ्जीहरूको लागि इनपुट कुञ्जी दायरा ढाँचा अमान्य छ। सही ढाँचा "-hdcp1rxkeys nm" हो जहाँ n >= 1, m >= n
त्रुटि: -hdcp2rxkeys इनपुट अमान्य छ	HDCP 2.3 RX उत्पादन कुञ्जीहरूको लागि इनपुट कुञ्जी दायरा ढाँचा अमान्य छ। सही ढाँचा "-hdcp2rxkeys nm" हो जहाँ n >= 1, m >= n
जारी…

त्रुटि सन्देश	दिशानिर्देश
त्रुटि: अमान्य file <fileनाम>	अवैध HDCP उत्पादन कुञ्जीहरू file.
त्रुटि: file -o विकल्पको लागि छुटेको टाइप गर्नुहोस्	-o को लागि कमाण्ड लाइन प्यारामिटर हराइरहेको छ ।
त्रुटि: अमान्य fileनाम -fileनाम>	<filename> अमान्य छ, कृपया मान्य प्रयोग गर्नुहोस् fileविशेष वर्ण बिना नाम।

एकल EEPROM को लागि एकल कुञ्जी इन्क्रिप्ट गर्नुहोस्
आउटपुट सहित HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX र HDCP 2.3 RX को एकल कुञ्जी इन्क्रिप्ट गर्न Windows कमाण्ड प्रम्प्टबाट निम्न आदेश लाइन चलाउनुहोस्। file हेडर को ढाँचा file एकल EEPROM को लागी:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

N EEPROM को लागि एन कुञ्जीहरू गुप्तिकरण गर्नुहोस्
आउटपुट सहित HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX र HDCP 2.3 RX को N कुञ्जीहरू (कुञ्जी 2.3 बाट सुरु हुँदै) इन्क्रिप्ट गर्न Windows कमाण्ड प्रम्प्टबाट निम्न आदेश लाइन चलाउनुहोस्। file हेक्सको ढाँचा file N EEPROM को लागि:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys १ -hdcp1rxkeys 1- -hdcp1rxkeys 2- -o हेक्स जहाँ N >= 1 छ र सबै विकल्पहरूसँग मिल्नुपर्छ।

सम्बन्धित जानकारी
भिजुअल स्टुडियो २०१९ को लागि माइक्रोसफ्ट भिजुअल C++
डाउनलोडको लागि Microsoft Visual C++ x86 पुन: वितरण योग्य प्याकेज (vc_redist.x86.exe) प्रदान गर्दछ। यदि लिङ्क परिवर्तन भयो भने, इंटेलले तपाईंलाई Microsoft खोज इन्जिनबाट "भिजुअल C++ पुन: वितरण योग्य" खोज्न सिफारिस गर्दछ।

४.३.३.२.२। कुञ्जी प्रोग्रामर
EEPROM मा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू प्रोग्राम गर्न, यी चरणहरू पालना गर्नुहोस्:

1. कुञ्जी प्रोग्रामर डिजाइन प्रतिलिपि गर्नुहोस् files निम्न मार्गबाट ​​तपाईको कार्य निर्देशिकामा: /hdcp2x/hw_demo/key_programmer/
2. सफ्टवेयर हेडर प्रतिलिपि गर्नुहोस् file (hdcp_key .h) सफ्टवेयर/key_programmer_src/ डाइरेक्टरीमा KEYENC सफ्टवेयर उपयोगिता (पृष्ठ 113 मा एकल EEPROM को लागि खण्ड इन्क्रिप्ट सिंगल कुञ्जी) बाट उत्पन्न र hdcp_key.h को रूपमा पुन: नामाकरण गर्नुहोस्।
3. चलाउनुहोस् ./runall.tcl। यो स्क्रिप्टले निम्न आदेशहरू कार्यान्वयन गर्दछ:
   • IP क्याटलग उत्पन्न गर्नुहोस् files
   • प्लेटफर्म डिजाइनर प्रणाली उत्पन्न गर्नुहोस्
   • एक Intel Quartus प्राइम परियोजना सिर्जना गर्नुहोस्
   • सफ्टवेयर कार्यस्थान सिर्जना गर्नुहोस् र सफ्टवेयर निर्माण गर्नुहोस्
   • पूर्ण संकलन गर्नुहोस्
4. सफ्टवेयर वस्तु डाउनलोड गर्नुहोस् File (.sof) EEPROM मा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू प्रोग्राम गर्न FPGA मा।

Stratix 10 HDMI RX-TX Retransmit डिजाइन पूर्व उत्पन्न गर्नुहोस्ample समर्थन HDCP 2.3 र समर्थन HDCP 1.4 प्यारामिटरहरू खोलिएको छ, त्यसपछि HDCP सुरक्षा कुञ्जी समावेश गर्न निम्न चरणहरू पालना गर्नुहोस्।

• mif प्रतिलिपि गर्नुहोस् file (hdcp_kmem.mif) KEYENC सफ्टवेयर उपयोगिता (पृष्ठ 113 मा एकल EEPROM को लागि खण्ड इन्क्रिप्ट सिंगल कुञ्जी) बाट उत्पन्न /quartus/hdcp/ डाइरेक्टरी।

४.३.४। डिजाइन कम्पाइल गर्नुहोस्
तपाईंले FPGA मा आफ्नो सादा HDCP उत्पादन कुञ्जीहरू समावेश गरेपछि वा EEPROM मा एन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू प्रोग्राम गरेपछि, तपाईंले अब डिजाइन कम्पाइल गर्न सक्नुहुन्छ।

1. Intel Quartus Prime Pro Edition सफ्टवेयर लन्च गर्नुहोस् र खोल्नुहोस् /quartus/a10_hdmi2_demo.qpf।
2. क्लिक गर्नुहोस् प्रशोधन ➤ संकलन सुरु गर्नुहोस्।

१०८०। View नतिजाहरू
प्रदर्शनको अन्त्यमा, तपाईं सक्षम हुनुहुनेछ view HDCP सक्षम HDMI बाह्य सिंकमा परिणामहरू।
को view प्रदर्शनको नतिजा, यी चरणहरू पालना गर्नुहोस्:

1. Intel FPGA बोर्डलाई पावर अप गर्नुहोस्।
2. डाइरेक्टरीमा परिवर्तन गर्नुहोस् / क्वार्टस /।
3. सफ्टवेयर वस्तु डाउनलोड गर्न Nios II कमाण्ड शेलमा निम्न आदेश टाइप गर्नुहोस् File (.sof) FPGA मा। nios2-configure-sof आउटपुट_files/ .sof
4. HDCP-सक्षम HDMI बाह्य स्रोत र सिंकलाई पावर अप गर्नुहोस् (यदि तपाईंले त्यसो गर्नुभएको छैन भने)। HDMI बाह्य सिङ्कले तपाईंको HDMI बाह्य स्रोतको आउटपुट देखाउँछ।

४.३.५.१। पुश बटनहरू र एलईडी प्रकार्यहरू
तपाईंको प्रदर्शन नियन्त्रण गर्न बोर्डमा पुश बटनहरू र LED प्रकार्यहरू प्रयोग गर्नुहोस्।

तालिका ५७. पुस बटन र एलईडी इन्डिकेटरहरू (सपोर्ट एफआरएल = ०)

पुश बटन / एलईडी	कार्यहरू
cpu_resetn	प्रणाली रिसेट गर्न एक पटक थिच्नुहोस्।
user_pb[0]	मानक HDMI स्रोतमा HPD सिग्नल टगल गर्न एक पटक थिच्नुहोस्।
user_pb[1]	• TX कोरलाई DVI इन्कोड गरिएको सिग्नल पठाउन निर्देशन दिन थिच्नुहोस्। • HDMI सङ्केतित सङ्केत पठाउन जारी गर्नुहोस्। • आगमन भिडियो ८ bpc RGB रङ स्पेसमा छ भनी सुनिश्चित गर्नुहोस्।
user_pb[2]	• साइडब्यान्ड सिग्नलहरूबाट इन्फोफ्रेमहरू पठाउन रोक्न TX कोरलाई निर्देशन दिन थिच्नुहोस्। • साइडब्यान्ड संकेतहरूबाट इन्फोफ्रेमहरू पठाउन पुनः सुरु गर्न जारी गर्नुहोस्।
user_led[0]	RX HDMI PLL लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led[1]	RX HDMI कोर लक स्थिति • ०: कम्तिमा १ च्यानल अनलक भयो • १: सबै ३ च्यानलहरू लक गरियो
user_led[2]	RX HDCP1x IP डिक्रिप्शन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led[3]	RX HDCP2x IP डिक्रिप्शन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led[4]	TX HDMI PLL लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led[5]	TX ट्रान्सीभर PLL लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led[6]	TX HDCP1x IP इन्क्रिप्सन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led[7]	TX HDCP2x IP इन्क्रिप्सन स्थिति। • ०: निष्क्रिय • १: सक्रिय

तालिका ५७. पुस बटन र एलईडी इन्डिकेटरहरू (सपोर्ट एफआरएल = ०)

पुश बटन / एलईडी	कार्यहरू
cpu_resetn	प्रणाली रिसेट गर्न एक पटक थिच्नुहोस्।
user_dipsw	पासथ्रु मोड टगल गर्न प्रयोगकर्ता-परिभाषित DIP स्विच। • बन्द (पूर्वनिर्धारित स्थिति) = पासथ्रु FPGA मा HDMI RX ले बाह्य सिंकबाट EDID प्राप्त गर्छ र यसलाई जोडिएको बाह्य स्रोतमा प्रस्तुत गर्दछ। • ON = तपाईंले Nios II टर्मिनलबाट RX अधिकतम FRL दर नियन्त्रण गर्न सक्नुहुन्छ। आदेशले अधिकतम FRL दर मान हेरफेर गरेर RX EDID परिमार्जन गर्दछ। सन्दर्भ गर्नुहोस् विभिन्न FRL दरहरूमा डिजाइन चलाउँदै विभिन्न FRL दरहरू सेट गर्ने बारे थप जानकारीको लागि पृष्ठ 33 मा।
जारी…

पुश बटन / एलईडी	कार्यहरू
user_pb[0]	मानक HDMI स्रोतमा HPD सिग्नल टगल गर्न एक पटक थिच्नुहोस्।
user_pb[1]	आरक्षित।
user_pb[2]	Bitec HDMI 2.1 FMC छोरी कार्डको TX मा जडान भएको सिंकबाट SCDC दर्ताहरू पढ्न एक पटक थिच्नुहोस्। नोट: पढ्न सक्षम गर्न, तपाईंले सफ्टवेयरमा DEBUG_MODE लाई 1 मा सेट गर्नुपर्छ।
user_led_g[0]	RX FRL घडी PLL लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led_g[1]	RX HDMI भिडियो लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led_g[2]	RX HDCP1x IP डिक्रिप्शन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led_g[3]	RX HDCP2x IP डिक्रिप्शन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led_g[4]	TX FRL घडी PLL लक स्थिति। • ०: अनलक • १: लक गरिएको
user_led_g[5]	TX HDMI भिडियो लक स्थिति। • ० = अनलक • १ = लक गरिएको
user_led_g[6]	TX HDCP1x IP इन्क्रिप्सन स्थिति। • ०: निष्क्रिय • १: सक्रिय
user_led_g[7]	TX HDCP2x IP इन्क्रिप्सन स्थिति। • ०: निष्क्रिय • १: सक्रिय

४.४। FPGA डिजाइन मा सम्मिलित ईन्क्रिप्शन कुञ्जी को सुरक्षा
धेरै FPGA डिजाइनहरूले इन्क्रिप्शन लागू गर्दछ, र त्यहाँ अक्सर FPGA बिटस्ट्रीममा गोप्य कुञ्जीहरू इम्बेड गर्न आवश्यक हुन्छ। नयाँ उपकरण परिवारहरूमा, जस्तै Intel Stratix 10 र Intel Agilex, त्यहाँ एक सुरक्षित उपकरण प्रबन्धक ब्लक छ जसले यी गोप्य कुञ्जीहरूलाई सुरक्षित रूपमा प्रावधान र व्यवस्थापन गर्न सक्छ। जहाँ यी सुविधाहरू अवस्थित छैनन्, तपाईंले एन्क्रिप्शनको साथ कुनै पनि एम्बेडेड गोप्य प्रयोगकर्ता कुञ्जीहरू सहित FPGA बिटस्ट्रीमको सामग्री सुरक्षित गर्न सक्नुहुन्छ।
प्रयोगकर्ता कुञ्जीहरू तपाईंको डिजाइन वातावरण भित्र सुरक्षित राख्नुपर्छ, र आदर्श रूपमा स्वचालित सुरक्षित प्रक्रिया प्रयोग गरी डिजाइनमा थप्नुहोस्। निम्न चरणहरूले देखाउँदछ कि तपाइँ कसरी इंटेल क्वार्टस प्राइम उपकरणहरूसँग यस्तो प्रक्रिया लागू गर्न सक्नुहुन्छ।

1. एक गैर-सुरक्षित वातावरणमा Intel Quartus Prime मा HDL विकास र अप्टिमाइज गर्नुहोस्।
2. डिजाइनलाई सुरक्षित वातावरणमा स्थानान्तरण गर्नुहोस् र गोप्य कुञ्जी अद्यावधिक गर्न स्वचालित प्रक्रिया लागू गर्नुहोस्। अन-चिप मेमोरीले कुञ्जी मान इम्बेड गर्छ। जब कुञ्जी अद्यावधिक हुन्छ, मेमोरी प्रारम्भिकरण file (.mif) परिवर्तन गर्न सक्छ र "quartus_cdb –update_mif" एसेम्बलर प्रवाहले HDCP सुरक्षा कुञ्जीलाई पुन: कम्पाइल नगरी परिवर्तन गर्न सक्छ। यो चरण चलाउन धेरै छिटो छ र मूल समय सुरक्षित गर्दछ।
3. इन्टेल क्वार्टस प्राइम बिटस्ट्रिमले अन्तिम परीक्षण र डिप्लोइमेन्टको लागि एन्क्रिप्टेड बिटस्ट्रिमलाई गैर-सुरक्षित वातावरणमा स्थानान्तरण गर्नु अघि FPGA कुञ्जीसँग इन्क्रिप्ट गर्नुहोस्।

FPGA बाट गोप्य कुञ्जी रिकभर गर्न सक्ने सबै डिबग पहुँचलाई असक्षम गर्न सिफारिस गरिन्छ। तपाईं J लाई असक्षम गरेर डिबग क्षमताहरू पूर्ण रूपमा असक्षम गर्न सक्नुहुन्छTAG पोर्ट, वा चयन रूपमा असक्षम र पुन:view कि कुनै पनि डिबग सुविधाहरू जस्तै इन-सिस्टम मेमोरी सम्पादक वा सिग्नल ट्यापले कुञ्जी रिकभर गर्न सक्दैन। AN 556 मा सन्दर्भ गर्नुहोस्: FPGA सुरक्षा सुविधाहरू प्रयोग गर्ने बारे थप जानकारीको लागि Intel FPGAs मा डिजाइन सुरक्षा सुविधाहरू प्रयोग गर्दै FPGA बिटस्ट्रीम कसरी इन्क्रिप्ट गर्ने र J असक्षम गर्ने जस्ता सुरक्षा विकल्पहरू कन्फिगर गर्ने बारे विशेष चरणहरू सहित।TAG पहुँच।

नोट:
तपाईंले MIF भण्डारणमा गोप्य कुञ्जीको अर्को कुञ्जीसँग अस्पष्टता वा इन्क्रिप्शनको अतिरिक्त चरणलाई विचार गर्न सक्नुहुन्छ।
सम्बन्धित जानकारी
AN 556: Intel FPGAs मा डिजाइन सुरक्षा सुविधाहरू प्रयोग गर्दै

४.५. सुरक्षा विचारहरू
HDCP सुविधा प्रयोग गर्दा, निम्न सुरक्षा विचारहरूमा ध्यान दिनुहोस्।

• रिपीटर प्रणाली डिजाइन गर्दा, तपाईंले प्राप्त भिडियोलाई निम्न सर्तहरूमा TX आईपी प्रविष्ट गर्नबाट रोक्नु पर्छ:
  — यदि प्राप्त भिडियो HDCP-इन्क्रिप्टेड छ (जस्तै एन्क्रिप्शन स्थिति hdcp1_enabled वा hdcp2_enabled RX IP बाट दाबी गरिएको छ) र प्रसारित भिडियो HDCP-इन्क्रिप्टेड छैन (अर्थात् एन्क्रिप्शन स्थिति hdcp1_enabled वा hdcp2_enabled आईपीएक्स TX बाट सक्षम गरिएको छैन)।
  — यदि प्राप्त भिडियो HDCP TYPE 1 हो (जस्तै RX IP बाट streamid_type दाबी गरिएको छ) र प्रसारित भिडियो HDCP 1.4 ईन्क्रिप्टेड छ (जस्तै TX IP बाट encryption स्थिति hdcp1_enabled दाबी गरिएको छ)
• तपाईंले आफ्नो HDCP उत्पादन कुञ्जीहरू, र कुनै पनि प्रयोगकर्ता इन्क्रिप्शन कुञ्जीहरूको गोपनीयता र अखण्डता कायम गर्नुपर्छ।
• Intel दृढताका साथ तपाईंलाई कुनै पनि Intel Quartus प्राइम परियोजनाहरू र डिजाइन स्रोत विकास गर्न सिफारिस गर्दछ files जसमा कुञ्जीहरू सुरक्षित गर्न सुरक्षित गणना वातावरणमा इन्क्रिप्शन कुञ्जीहरू छन्।
• Intel दृढताका साथ तपाईंलाई FPGAs मा डिजाइन सुरक्षा सुविधाहरू प्रयोग गर्न सिफारिस गर्दछ, कुनै पनि इम्बेडेड इन्क्रिप्शन कुञ्जीहरू सहित, अनाधिकृत प्रतिलिपि, रिभर्स इन्जिनियरिङ, र t बाट डिजाइनको सुरक्षा गर्न।ampईरिंग

सम्बन्धित जानकारी
AN 556: Intel FPGAs मा डिजाइन सुरक्षा सुविधाहरू प्रयोग गर्दै

४.६। डिबग दिशानिर्देशहरू
यस खण्डले उपयोगी HDCP स्थिति संकेत र सफ्टवेयर प्यारामिटरहरू वर्णन गर्दछ जुन डिबगिङका लागि प्रयोग गर्न सकिन्छ। यसले डिजाइन पूर्व चलाउने बारे बारम्बार सोधिने प्रश्नहरू (FAQ) समावेश गर्दछample।

४.६.१। HDCP स्थिति संकेतहरू
त्यहाँ धेरै संकेतहरू छन् जुन HDCP IP कोरहरूको कार्य अवस्था पहिचान गर्न उपयोगी छन्। यी संकेतहरू डिजाइन पूर्वमा उपलब्ध छन्ample शीर्ष-स्तर र अनबोर्ड LEDs मा बाँधिएको छ:

संकेत नाम	कार्य
hdcp1_enabled_rx	RX HDCP1x IP डिक्रिप्शन स्थिति ०: निष्क्रिय १: सक्रिय
hdcp2_enabled_rx	RX HDCP2x IP डिक्रिप्शन स्थिति ०: निष्क्रिय १: सक्रिय
hdcp1_enabled_tx	TX HDCP1x IP इन्क्रिप्शन स्थिति ०: निष्क्रिय १: सक्रिय
hdcp2_enabled_tx	TX HDCP2x IP इन्क्रिप्शन स्थिति ०: निष्क्रिय १: सक्रिय

तिनीहरूको सम्बन्धित LED स्थानहरूका लागि पृष्ठ 57 मा तालिका 115 र पृष्ठ 58 मा तालिका 115 हेर्नुहोस्।
यी संकेतहरूको सक्रिय अवस्थाले HDCP IP प्रमाणीकरण गरिएको र इन्क्रिप्टेड भिडियो स्ट्रिम प्राप्त/पठाउने संकेत गर्छ। प्रत्येक दिशाको लागि, केवल HDCP1x वा HDCP2x
एन्क्रिप्शन/डिक्रिप्शन स्थिति संकेतहरू सक्रिय छन्। पूर्वका लागिample, यदि hdcp1_enabled_rx वा hdcp2_enabled_rx सक्रिय छ भने, RX छेउमा रहेको HDCP सक्रिय गरिएको छ र बाह्य भिडियो स्रोतबाट इन्क्रिप्ट गरिएको भिडियो स्ट्रिमलाई डिक्रिप्ट गर्दैछ।

४.६.२। HDCP सफ्टवेयर प्यारामिटरहरू परिमार्जन गर्दै
HDCP डिबगिङ प्रक्रियालाई सहज बनाउन, तपाईंले hdcp.c मा प्यारामिटरहरू परिमार्जन गर्न सक्नुहुन्छ।
तलको तालिकाले कन्फिगर योग्य प्यारामिटरहरू र तिनीहरूका कार्यहरूको सूचीलाई संक्षेपमा प्रस्तुत गर्दछ।

प्यारामिटर	कार्य
SUPPORT_HDCP1X	TX साइडमा HDCP 1.4 सक्षम गर्नुहोस्
SUPPORT_HDCP2X	TX साइडमा HDCP 2.3 सक्षम गर्नुहोस्
DEBUG_MODE_HDCP	TX HDCP का लागि डिबग सन्देशहरू सक्षम गर्नुहोस्
REPEATER_MODE	HDCP डिजाइन पूर्वको लागि पुनरावर्तक मोड सक्षम गर्नुहोस्ample

प्यारामिटरहरू परिमार्जन गर्न, मानहरूलाई hdcp.c मा इच्छित मानहरूमा परिवर्तन गर्नुहोस्। संकलन सुरु गर्नु अघि, build_sw_hdcp.sh मा निम्न परिवर्तन गर्नुहोस्:

1. निम्न रेखा पत्ता लगाउनुहोस् र परिमार्जित सफ्टवेयर रोक्नको लागि टिप्पणी गर्नुहोस् file मूल द्वारा प्रतिस्थापित गर्दै fileइंटेल क्वार्टस प्राइम सफ्टवेयर स्थापना मार्गबाट।
   
2.  अद्यावधिक गरिएको सफ्टवेयर कम्पाइल गर्न "./build_sw_hdcp.sh" चलाउनुहोस्।
3. उत्पन्न .elf file दुई तरिका मार्फत डिजाइन मा समावेश गर्न सकिन्छ:
   a "nios2-download -g" चलाउनुहोस् file नाम>"। उचित कार्यक्षमता सुनिश्चित गर्न डाउनलोड प्रक्रिया पूरा भएपछि प्रणाली रिसेट गर्नुहोस्।
   b मेमोरी प्रारम्भिकता अद्यावधिक गर्न "quartus_cdb –-update_mif" चलाउनुहोस् files नयाँ .sof उत्पन्न गर्न एसेम्बलर चलाउनुहोस् file जसमा अद्यावधिक गरिएको सफ्टवेयर समावेश छ।

4.6.3. बारम्बार सोधिने प्रश्नहरू (FAQ)
तालिका ५९. असफलताका लक्षण र दिशानिर्देशहरू

नम्बर	असफलताको लक्षण	दिशानिर्देश
1.	RX ले इन्क्रिप्टेड भिडियो प्राप्त गरिरहेको छ, तर TX ले नीलो वा कालो रङमा स्थिर भिडियो पठाउँदैछ।	यो बाह्य सिंकको साथ असफल TX प्रमाणीकरणको कारणले हो। HDCP-सक्षम पुनरावर्तकले अपस्ट्रीमबाट आगमन भिडियो इन्क्रिप्ट गरिएको छ भने एन्क्रिप्टेड ढाँचामा भिडियो प्रसारण गर्नु हुँदैन। यो प्राप्त गर्नको लागि, नीलो वा कालो रङको स्थिर भिडियोले बाहिर जाने भिडियोलाई प्रतिस्थापन गर्दछ जब TX HDCP एन्क्रिप्शन स्थिति संकेत निष्क्रिय हुन्छ जबकि RX HDCP डिक्रिप्शन स्थिति संकेत सक्रिय हुन्छ। सही दिशानिर्देशहरूको लागि, सन्दर्भ गर्नुहोस् सुरक्षा विचारहरू पृष्ठ 117 मा। यद्यपि, HDCP डिजाइन सक्षम गर्दा यो व्यवहारले डिबगिङ प्रक्रियालाई रोक्न सक्छ। तल डिजाइन पूर्व मा भिडियो अवरुद्ध असक्षम गर्ने विधि छampLe: 1. डिजाइन पूर्व को शीर्ष स्तर मा निम्न पोर्ट जडान पत्ता लगाउनुहोस्ample। यो पोर्ट hdmi_tx_top मोड्युलसँग सम्बन्धित छ। 2. निम्न लाइनमा पोर्ट जडान परिमार्जन गर्नुहोस्:
2.	TX HDCP इन्क्रिप्शन स्थिति संकेत सक्रिय छ तर डाउनस्ट्रीम सिंकमा हिउँ चित्र प्रदर्शित हुन्छ।	यो डाउनस्ट्रीम सिङ्कले बाहिर जाने इन्क्रिप्टेड भिडियोलाई सही रूपमा डिक्रिप्ट गर्दैन। तपाईंले TX HDCP IP लाई विश्वव्यापी स्थिरता (LC128) उपलब्ध गराउनुभएको छ भनी सुनिश्चित गर्नुहोस्। मूल्य उत्पादन मूल्य र सही हुनुपर्छ।
3.	TX HDCP इन्क्रिप्शन स्थिति संकेत अस्थिर वा सधैं निष्क्रिय छ।	यो डाउनस्ट्रीम सिंकको साथ असफल TX प्रमाणीकरणको कारणले हो। डिबगिङ प्रक्रियालाई सहज बनाउन, तपाइँ सक्षम गर्न सक्नुहुन्छ DEBUG_MODE_HDCP hdcp.c मा प्यारामिटर उल्लेख HDCP सफ्टवेयर प्यारामिटरहरू परिमार्जन गर्दै दिशानिर्देशहरूमा पृष्ठ 118 मा। निम्न 3a-3c असफल TX प्रमाणीकरणको सम्भावित कारण हुन सक्छ।
११ क।	सफ्टवेयर डिबग लगले यो सन्देश "HDCP 1.4 लाई डाउनस्ट्रीम (Rx) द्वारा समर्थित छैन" प्रिन्ट गरिरहन्छ।	सन्देशले संकेत गर्छ कि डाउनस्ट्रीम सिङ्कले HDCP 2.3 र HDCP 1.4 दुवैलाई समर्थन गर्दैन। सुनिश्चित गर्नुहोस् कि डाउनस्ट्रीम सिंकले HDCP 2.3 वा HDCP 1.4 लाई समर्थन गर्दछ।
१ ख।	TX प्रमाणीकरण आधा बाटो असफल भयो।	यो TX प्रमाणीकरणको कुनै पनि भागको कारणले हो जस्तै हस्ताक्षर प्रमाणिकरण, स्थानीयता जाँच आदि असफल हुन सक्छ। सुनिश्चित गर्नुहोस् कि डाउनस्ट्रीम सिंकले उत्पादन कुञ्जी प्रयोग गरिरहेको छ तर फेक्सिमाइल कुञ्जी होइन।
१ ग।	सफ्टवेयर डिबग लगले "पुनः प्रमाणीकरण" प्रिन्ट गरिरहन्छ	यो सन्देशले संकेत गर्छ कि डाउनस्ट्रीम सिंकले पुन: प्रमाणीकरण अनुरोध गरेको छ किनभने प्राप्त भिडियो सही रूपमा डिक्रिप्ट गरिएको थिएन। तपाईंले TX HDCP IP लाई विश्वव्यापी स्थिरता (LC128) उपलब्ध गराउनुभएको छ भनी सुनिश्चित गर्नुहोस्। मूल्य उत्पादन मूल्य हुनुपर्छ र मूल्य सही छ।
जारी…

नम्बर	असफलताको लक्षण	दिशानिर्देश
	आवश्यक छ" HDCP प्रमाणीकरण पूरा भएपछि।
4.	RX HDCP डिक्रिप्शन स्थिति संकेत निष्क्रिय छ यद्यपि अपस्ट्रीम स्रोतले HDCP सक्षम गरेको छ।	यसले RX HDCP IP ले प्रमाणीकृत अवस्था हासिल गरेको छैन भनी सङ्केत गर्छ। पूर्वनिर्धारित रूपमा, द REPEATER_MODE प्यारामिटर डिजाइन पूर्व मा सक्षम छample। यदि REPEATER_MODE सक्षम गरिएको छ, TX HDCP IP प्रमाणीकरण गरिएको छ भनी सुनिश्चित गर्नुहोस्। जब द REPEATER_MODE प्यारामिटर सक्षम गरिएको छ, TX HDCP-सक्षम सिङ्कमा जडान भएको खण्डमा RX HDCP IP ले पुनरावर्तकको रूपमा प्रमाणीकरण गर्ने प्रयास गर्दछ। TX HDCP IP लाई डाउनस्ट्रीम सिंकको साथ प्रमाणीकरण पूरा गर्न र RX HDCP IP मा RECEIVERID_LIST पास गर्नको लागि पर्खँदा प्रमाणीकरण आधा बाटोमा रोकिन्छ। HDCP विशिष्टतामा परिभाषित गरिए अनुसार टाइमआउट २ सेकेन्ड हो। यदि TX HDCP IP ले यस अवधिमा प्रमाणीकरण पूरा गर्न असमर्थ छ भने, माथिल्लो स्रोतले प्रमाणीकरणलाई असफल भनी व्यवहार गर्छ र HDCP विशिष्टतामा निर्दिष्ट गरे अनुसार पुन: प्रमाणीकरण सुरु गर्छ।
		नोट: • उल्लेख HDCP सफ्टवेयर प्यारामिटरहरू परिमार्जन गर्दै पृष्ठ 118 मा असक्षम गर्ने विधिको लागि REPEATER_MODE डिबगिङ उद्देश्यका लागि प्यारामिटर। असक्षम गरेपछि REPEATER_MODE प्यारामिटर, RX HDCP IP ले सँधै अन्त्यबिन्दु रिसीभरको रूपमा प्रमाणीकरण गर्ने प्रयास गर्छ। TX HDCP IP ले प्रमाणीकरण प्रक्रियालाई गेट गर्दैन।
		• यदि REPEATER_MODE प्यारामिटर सक्षम गरिएको छैन, HDCP IP मा प्रदान गरिएको HDCP कुञ्जी उत्पादन मूल्य हो र मान सही छ भनी सुनिश्चित गर्नुहोस्।
5.	RX HDCP डिक्रिप्शन स्थिति संकेत अस्थिर छ।	यसको अर्थ RX HDCP IP ले प्रमाणीकरण अवस्था प्राप्त भएपछि पुन: प्रमाणीकरण अनुरोध गरेको छ। यो सम्भवतः आगमन इन्क्रिप्टेड भिडियो RX HDCP IP द्वारा सही रूपमा डिक्रिप्ट नगरिएको कारणले हो। RX HDCP IP कोरमा उपलब्ध गराइएको विश्वव्यापी स्थिरता (LC128) उत्पादन मूल्य हो र मान सही छ भनी सुनिश्चित गर्नुहोस्।

HDMI Intel Arria 10 FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

यस प्रयोगकर्ता गाइडको पछिल्लो र अघिल्लो संस्करणहरूको लागि, HDMI Intel® Arria 10 FPGA IP डिजाइन पूर्व हेर्नुहोस्।ampले प्रयोगकर्ता गाइड। यदि IP वा सफ्टवेयर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP वा सफ्टवेयर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।
IP संस्करणहरू इन्टेल क्वार्टस प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू v19.1 सम्म उस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछि, IP बाट
कोरसँग नयाँ आईपी संस्करण योजना छ।

HDMI Intel Arria 10 FPGA IP डिजाइन पूर्व को लागि संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2022.12.27	22.4	19.7.1	डिजाइन पूर्वको हार्डवेयर र सफ्टवेयर आवश्यकता खण्डमा HDMI छोरी कार्ड संशोधन चयन गर्न नयाँ प्यारामिटर थपियोampHDMI 2.0 को लागि le (गैर-FRL मोड)।
2022.07.29	22.2	19.7.0	• Nios II EDS को Windows* संस्करणबाट Cygwin कम्पोनेन्ट हटाउने सूचना र Windows* प्रयोगकर्ताहरूको लागि WSL स्थापना गर्न आवश्यकता। • संशोधन 4 देखि 9 सम्मको छोरी कार्ड संस्करण अद्यावधिक गरियो जहाँ कागजातमा लागू हुन्छ।
2021.11.12	21.3	19.6.1	• नयाँ कुञ्जी इन्क्रिप्शन सफ्टवेयर उपयोगिता (KEYENC) को वर्णन गर्न बाह्य फ्ल्यास मेमोरी वा EEPROM (समर्थन HDCP कुञ्जी व्यवस्थापन = 1) मा उपखण्ड स्टोर इन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू अद्यावधिक गरियो। • निम्न तथ्याङ्कहरू हटाइयो: — RX निजी कुञ्जीको लागि Facsimile Key R1 को डेटा एरे — HDCP उत्पादन कुञ्जीहरूको डाटा एरे (प्लेसहोल्डर) — HDCP संरक्षण कुञ्जीको डाटा एरे (पूर्वनिर्धारित कुञ्जी) — HDCP सुरक्षा कुञ्जी hdcp2x_tx_kmem.mif मा प्रारम्भ गरियो — HDCP सुरक्षा कुञ्जी hdcp1x_rx_kmem.mif मा प्रारम्भ गरियो — HDCP सुरक्षा कुञ्जी hdcp1x_tx_kmem.mif मा प्रारम्भ गरियो • DCP कुञ्जीबाट उपखण्ड HDCP कुञ्जी म्यापिङ सारियो FileFPGA मा सादा HDCP उत्पादन कुञ्जीहरू भण्डारण गर्न डिबग दिशानिर्देशहरूबाट (सपोर्ट HDCP कुञ्जी व्यवस्थापन = ०)।
2021.09.15	21.1	19.6.0	ncsim को सन्दर्भ हटाइयो
2021.05.12	21.1	19.6.0	• थपियो जब SUPPORT FRL = 1 वा SUPPORT HDCP कुञ्जी व्यवस्थापन = 1 चित्रा 29 HDCP माथि HDMI डिजाइन पूर्वको विवरणमाampले ब्लक रेखाचित्र। • HDCP कुञ्जी मेमोरीमा चरणहरू थपियो fileडिजाइन वाकथ्रु मा छ। • थपियो जब SUPPORT FRL = 0 खण्डमा ardware सेटअप गर्नुहोस्। • डिजाइन जेनेरेटमा HDCP कुञ्जी व्यवस्थापन प्यारामिटरलाई समर्थन गर्ने चरण थपियो। • बाह्य फ्ल्यास मेमोरी वा EEPROM (HDCP कुञ्जी व्यवस्थापन = 1 समर्थन गर्नुहोस्) मा नयाँ उपखण्ड भण्डार इन्क्रिप्टेड HDCP उत्पादन कुञ्जीहरू थपियो।
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
			• पुश बटन र LED सूचकहरू (सपोर्ट FRL = ०) मा तालिका पुश बटन र एलईडी सूचकहरूको नाम परिवर्तन गरियो। • थपिएको तालिका पुस बटन र एलईडी सूचकहरू (सपोर्ट FRL = 1)। • FPGA डिजाइनमा एम्बेडेड एन्क्रिप्शन कुञ्जीको नयाँ अध्याय सुरक्षा थपियो। • नयाँ अध्याय थपियो डिबग दिशानिर्देशहरू र उपखण्डहरू HDCP स्थिति संकेतहरू, परिमार्जन गर्दै HDCP सफ्टवेयर प्यारामिटर र बारम्बार सोधिने प्रश्नहरू।
2021.04.01	21.1	19.6.0	• RX-Only वा TX-Only Design को लागि आवश्यक अद्यावधिक गरिएको फिगर कम्पोनेन्टहरू। • अद्यावधिक गरिएको तालिका उत्पन्न RTL Files. • अद्यावधिक गरिएको चित्र HDMI RX शीर्ष कम्पोनेन्टहरू। • हटाइएको खण्ड HDMI RX शीर्ष लिङ्क प्रशिक्षण प्रक्रिया। • विभिन्न FRL दरहरूमा डिजाइन चलाउने चरणहरू अद्यावधिक गरियो। • अद्यावधिक गरिएको चित्र HDMI 2.1 डिजाइन पूर्वampले घडी योजना। • अपडेट गरिएको तालिका घडी योजना संकेतहरू। • ट्रान्ससिभर आर्बिटरबाट TX शीर्षमा जडान थप्नको लागि HDMI RX-TX ब्लक रेखाचित्र अपडेट गरियो।
2020.09.28	20.3	19.5.0	• नोट हटाइयो कि HDMI 2.1 डिजाइन पूर्वampFRL मोडमा ले HDMI Intel FPGA IP Design Ex मा केवल गति ग्रेड -1 उपकरणहरूलाई समर्थन गर्दछampLe Quick Start Guide for Intel Arria 10 Devices र HDMI 2.1 Design Example (समर्थन FRL = 1) खण्डहरू। डिजाइनले सबै गति ग्रेडहरूलाई समर्थन गर्दछ। • सबै HDMI 2.1 डिजाइन पूर्वबाट ls_clk जानकारी हटाइयोampसम्बन्धित खण्डहरू। ls_clk डोमेन अब डिजाइनमा प्रयोग गरिँदैनample। • HDMI 2.1 डिजाइन पूर्वका लागि ब्लक रेखाचित्रहरू अद्यावधिक गरियोampHDMI 2.1 डिजाइन Ex मा FRL मोडमाample (समर्थन FRL = 1), RX- मात्र वा TX-मात्र डिजाइन डिजाइन कम्पोनेन्टहरू, र घडी योजना खण्डहरू सिर्जना गर्दै। • डाइरेक्टरीहरू अपडेट गरियो र उत्पन्न गरियो fileनिर्देशिका संरचना खण्डहरूमा s सूची। • अप्रासंगिक संकेतहरू हटाइयो, र निम्न HDMI 2.1 डिजाइन पूर्वको विवरण थपियो वा सम्पादन गरियोampइन्टरफेस सिग्नल सेक्सनमा le संकेतहरू: - sys_init - txpll_frl_locked - tx_os — txphy_rcfg* संकेतहरू - tx_reconfig_done - txcore_tbcr - pio_in0_external_connection_export • डिजाइन RTL प्यारामिटर खण्डमा निम्न प्यारामिटरहरू थपियो: — EDID_RAM_ADDR_WIDTH - BITEC_DAUGHTER_CARD_REV - FPLL प्रयोग गर्नुहोस् — POLARITY_INVERSION
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
			• HDMI 2.0 डिजाइन पूर्वका लागि ब्लक रेखाचित्रहरू अद्यावधिक गरियोampHDMI 2.0 Design Ex मा Intel Quartus प्राइम प्रो संस्करण सफ्टवेयरको लागि leample (समर्थन FRL = 0), RX-मात्र वा TX-मात्र डिजाइन डिजाइन कम्पोनेन्टहरू, र घडी योजना खण्डहरू सिर्जना गर्दै। • घडी अपडेट गरियो र डायनामिक दायरा र मास्टरिङ (HDR) इन्फोफ्रेम इन्सर्सन र फिल्टरिङ सेक्सनमा सिग्नल नामहरू रिसेट गर्नुहोस्। • अप्रासंगिक संकेतहरू हटाइयो, र निम्न HDMI 2.0 डिजाइन पूर्वको विवरण थपियो वा सम्पादन गरियोampइन्टरफेस सिग्नल सेक्सनमा le संकेतहरू: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck - रिसेट_xcvr_powerup - nios_tx_i2c* संकेतहरू — hdmi_ti_i2c* संकेतहरू — tx_i2c_avalon* संकेतहरू — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n - i2c_master* संकेतहरू - nios_tx_i2c* संकेतहरू — मापन_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* संकेतहरू - powerup_cal_done_export - rx_pma_cal_busy_export - rx_pma_ch_export — rx_pma_rcfg_mgmt* संकेतहरू • सिमुलेशन टेस्टबेन्चसँग डिजाइनहरूको लागि समर्थित छैन भन्ने नोट थपियो I2C समावेश गर्नुहोस् प्यारामिटर सक्षम गरियो र सिमुलेशन टेस्टबेन्च सेक्सनमा सिमुलेशन सन्देश अपडेट गरियो। • तपाईंको डिजाइन अपग्रेडिङ खण्ड अद्यावधिक गरियो।
2020.04.13	20.1	19.4.0	• HDMI 2.1 डिजाइन पूर्वampFRL मोडमा ले HDMI Intel FPGA IP Design Ex मा केवल गति ग्रेड -1 उपकरणहरूलाई समर्थन गर्दछampIntel Arria 10 उपकरणहरू र HDMI 2.1 डिजाइन पूर्वको लागि विस्तृत विवरणको लागि द्रुत सुरुवात गाइडample (समर्थन FRL = 1) खण्डहरू। • HDMI डिजाइन पूर्वमा HDCP सारियोampHDMI Intel FPGA IP प्रयोगकर्ता गाइडबाट Intel Arria 10 यन्त्रहरू खण्डको लागि। • अडियोहरू समावेश गर्न डिजाइन खण्डको सिमुलेटिङ सम्पादन गरियोampले जेनेरेटर, साइडब्यान्ड डाटा जेनेरेटर, र सहायक डाटा जेनेरेटर र सफल सिमुलेशन सन्देश अपडेट गर्नुभयो। • उल्लेख गरिएको सिमुलेशनको लागि मात्र उपलब्ध रहेको नोट हटाइयो FRL लाई समर्थन गर्नुहोस् अक्षम डिजाइन नोट। सिमुलेशन अब उपलब्ध छ FRL लाई समर्थन गर्नुहोस् सक्षम डिजाइनहरू पनि। • HDMI 2.1 Design Ex को लागि विस्तृत विवरणमा सुविधा विवरण अद्यावधिक गरियोample (समर्थन FRL सक्षम) खण्ड।
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
			• HDMI 2.1 RX-TX डिजाइन ब्लक रेखाचित्र, डिजाइन कम्पोनेन्टहरू, र HDMI 2.1 डिजाइन पूर्वका लागि RX-Only वा TX-Only Designs खण्डहरू सिर्जना गर्ने ब्लक रेखाचित्र सम्पादन गरियो।ample। नयाँ कम्पोनेन्टहरू थपियो र अब लागू नहुने कम्पोनेन्टहरू हटाइयो। • सिर्जना गर्ने RX-Only वा TX-Only Designs खण्डमा main.c लिपि निर्देशन सम्पादन गरियो। • नयाँ फोल्डरहरू थप्न डाइरेक्टरी संरचना खण्डहरू अद्यावधिक गरियो र files दुबै HDMI 2.0 र HDMI को लागि २.१ डिजाइन पूर्वampलेस। • HDMI 2.1 डिजाइन पूर्वका लागि हार्डवेयर र सफ्टवेयर आवश्यकताहरू खण्ड अद्यावधिक गरियोample। • HDMI 2.1 डिजाइन पूर्वको लागि डायनामिक दायरा र मास्टरिङ (HDR) इन्फोफ्रेम इन्सर्सन र फिल्टरिङ खण्डमा ब्लक रेखाचित्र र सिग्नल विवरणहरू अद्यावधिक गरियो।ample। • HDMI २.१ डिजाइन पूर्वका लागि फरक FRL दरहरूमा डिजाइन चलाउँदै, नयाँ खण्ड थपियोampलेस। • HDMI 2.1 डिजाइन पूर्वको लागि क्लकिंग योजना खण्डमा ब्लक रेखाचित्र र सिग्नल विवरणहरू अद्यावधिक गरियोample। • HDMI 2.1 डिजाइन पूर्वको लागि हार्डवेयर सेटअप खण्डमा प्रयोगकर्ता DIP स्विचको बारेमा थपिएको विवरणample। • HDMI 2.1 डिजाइन पूर्वको लागि डिजाइन सीमितता खण्ड अद्यावधिक गरियोample। • तपाईंको डिजाइन अपग्रेडिङ खण्ड अद्यावधिक गरियो। • दुवै HDMI 2.0 र HDMI 2.1 डिजाइन पूर्वका लागि सिमुलेशन टेस्टबेन्च खण्डहरू अद्यावधिक गरियोampलेस।
2020.01.16	19.4	19.3.0	• अद्यावधिक गरिएको HDMI Intel FPGA IP डिजाइन पूर्वampनयाँ थपिएको HDMI 10 डिजाइन पूर्व बारे जानकारीको साथ Intel Arria 2.1 यन्त्रहरू खण्डको लागि le Quick Start GuideampFRL मोडको साथ। • HDMI 2.1 Design Ex को लागि नयाँ अध्याय, विस्तृत विवरण थपियोample (समर्थन FRL सक्षम) जसले नयाँ थपिएको डिजाइन पूर्वको बारेमा सबै सान्दर्भिक जानकारी समावेश गर्दछ।ample। • HDMI Intel FPGA IP डिजाइन पूर्व नामकरण गरियोampHDMI 2.0 डिजाइन पूर्वको लागि विस्तृत विवरणमा विस्तृत विवरणampराम्रो स्पष्टता को लागी।
2019.10.31	18.1	18.1	• थपिएको उत्पन्न filetx_control_src फोल्डरमा s: ti_i2c.c र ti_i2c.h। • हार्डवेयर र सफ्टवेयर आवश्यकताहरूमा FMC छोरी कार्ड संशोधन 11 को लागि समर्थन थपियो र डिजाइन खण्डहरूको संकलन र परीक्षण। • डिजाइन सीमा खण्ड हटाइयो। अधिकतम स्क्यू अवरोधहरूमा समय उल्लङ्घन सम्बन्धी सीमा संस्करणमा समाधान गरिएको थियो HDMI Intel FPGA IP को 18.1। • तपाईंलाई Bitec HDMI छोरी कार्डको संशोधन चयन गर्न सक्षम बनाउन BITEC_DAUGHTER_CARD_REV, नयाँ RTL प्यारामिटर थपियो।
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
			• fmcb_dp_m2c_p र fmcb_dp_c2m_p संकेतहरूको लागि विवरण अद्यावधिक गरी FMC बेटी कार्ड संशोधन ११, ६, र ४ बारे जानकारी समावेश गर्न। • Bitec बेटी कार्ड संशोधन ११ को लागि निम्न नयाँ संकेतहरू थपियो: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w संस्कार — oc_i2c_master_ti_avalon_anti_slave_r eddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • तपाईंको डिजाइन अपग्रेड गर्ने बारे एउटा खण्ड थपियो।
2017.11.06	17.1	17.1	• Intel रिब्रान्डिङ अनुसार HDMI IP कोरलाई HDMI Intel FPGA IP मा पुन: नामाकरण गरियो। Qsys शब्दलाई प्लेटफर्म डिजाइनरमा परिवर्तन गरियो। • डायनामिक दायरा र मास्टरिङ इन्फोफ्रेम (HDR) सम्मिलन र फिल्टरिङ सुविधा बारे जानकारी थपियो। • निर्देशिका संरचना अपडेट गरियो: - थपियो स्क्रिप्ट र सफ्टवेयर फोल्डरहरू र files. - अद्यावधिक सामान्य र एचडीआर files. - हटाइयो atx files. - विभेदित fileइंटेल क्वार्टस प्राइम मानक संस्करण र इंटेल क्वार्टस प्राइम प्रो संस्करणको लागि। • 10AX115S2F4I1SG को रूपमा प्रयोग गरिएको यन्त्र थप्न डिजाइन खण्डलाई अद्यावधिक गरियो। • 50-100 MHz TMDS घडी आवृत्तिको लागि ट्रान्सीभर डाटा दरलाई 2550-5000 Mbps मा सम्पादन गरियो। • RX-TX लिङ्क जानकारी अपडेट गरियो जुन तपाईंले बाहिरी फिल्टरिङ असक्षम गर्न user_pb[2] बटन जारी गर्न सक्नुहुन्छ। • I2C मास्टर र HDMI स्रोतका लागि नियन्त्रणहरू समावेश गर्ने Nios II सफ्टवेयर प्रवाह रेखाचित्र अद्यावधिक गरियो। • को बारेमा जानकारी थपियो डिजाइन पूर्वample GUI प्यारामिटरहरू। • HDMI RX र TX शीर्ष डिजाइन प्यारामिटरहरू थपियो। • यी HDMI RX र TX शीर्ष-स्तर संकेतहरू थपियो: — mgmt_clk - रिसेट - i2c_clk — hdmi_clk_in - यी HDMI RX र TX शीर्ष-स्तर संकेतहरू हटाइयो: • संस्करण • i2c_clk
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
			• ट्रान्सीभर एनालग सेटिङ Intel Arria 10 FPGA विकास किट र Bitec HDMI 2.0 Daughter कार्डको लागि परीक्षण गरिएको टिप्पणी थपियो। तपाईंले आफ्नो बोर्डको लागि एनालग सेटिङ परिमार्जन गर्न सक्नुहुन्छ। • Intel Arria 10 PLL सन्दर्भ घडीका लागि PLL क्यास्केडिङ वा गैर-समर्पित घडी मार्गहरूबाट बच्नको लागि समाधानको लागि लिङ्क थपियो। • तपाईंले HDMI RX को लागि CDR refclk को रूपमा वा HDMI TX को लागि TX PLL refclk को रूपमा ट्रान्ससिभर RX पिन प्रयोग गर्न सक्नुहुन्न भन्ने नोट थपियो। • TX PMA र PCS बन्डिङ प्रयोग गर्ने डिजाइनहरूको लागि set_max_skew अवरोध कसरी थप्ने भन्ने बारे एउटा टिप्पणी थपियो।
2017.05.08	17.0	17.0	• Intel को रूपमा पुन: ब्रान्ड गरिएको। • भाग नम्बर परिवर्तन गरियो। • निर्देशिका संरचना अपडेट गरियो: — hdr थप्नुभयो files. — qsys_vip_passthrough.qsys लाई nios.qsys मा परिवर्तन गरियो। — थप्नुभयो fileइंटेल क्वार्टस प्राइम प्रो संस्करणको लागि तोकिएको छ। • अपडेट गरिएको जानकारी कि RX-TX लिङ्क ब्लकले HDMI RX सहायक डेटाबाट उच्च गतिशील दायरा (HDR) इन्फोफ्रेममा बाह्य फिल्टरिङ पनि गर्दछ र एक पूर्व सम्मिलित गर्दछ।ampAvalon ST मल्टिप्लेक्सर मार्फत HDMI TX को सहायक डेटामा HDR इन्फोफ्रेम। • ट्रान्ससिभर नेटिभ PHY विवरणको लागि एउटा नोट थपियो जुन HDMI TX अन्तर-च्यानल स्क्यू आवश्यकता पूरा गर्न, तपाईंले Arria 10 ट्रान्ससिभर नेटिभ PHY प्यारामिटर सम्पादकमा TX च्यानल बन्डिङ मोड विकल्प सेट गर्न आवश्यक छ। PMA र PCS बन्धन. • OS र मापन संकेतहरूको लागि अद्यावधिक विवरण। • ओभरहरू परिमार्जन गरियोampTX FPLL प्रत्यक्ष घडी योजनालाई समर्थन गर्न प्रत्येक TMDS घडी फ्रिक्वेन्सी दायरामा फरक ट्रान्सीभर डाटा दरको लागि ling कारक। • TX IOPLL लाई TX FPLL क्यास्केड क्लकिङ योजनालाई TX FPLL प्रत्यक्ष योजनामा ​​परिवर्तन गरियो। • थपियो TX PMA पुन: कन्फिगरेसन संकेतहरू। • सम्पादित USER_LED[7] ओभरampलिंग स्थिति। 1 ओभर संकेत गर्दछampled (डेटा दर <1,000 Mbps Arria 10 उपकरणमा)। • अद्यावधिक गरिएको HDMI डिजाइन पूर्वampले समर्थित सिमुलेटर तालिका। VHDL NCSim को लागि समर्थित छैन। • Arria 10 HDMI IP Core Design Ex को संग्रहित संस्करणमा लिङ्क थपियोampले प्रयोगकर्ता गाइड।
2016.10.31	16.1	16.1	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
ID: 683156
संस्करण: 2022.12.27

कागजातहरू / स्रोतहरू

इंटेल HDMI Arria 10 FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड HDMI Arria 10 FPGA IP डिजाइन पूर्वample, HDMI Arria, 10 FPGA IP डिजाइन पूर्वampले, डिजाइन पूर्वample

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका