इंटेल त्रुटि सन्देश दर्ता अनलोडर FPGA आईपी

त्रुटि सन्देश दर्ता अनलोडर Intel® FPGA IP कोर प्रयोगकर्ता गाइड

त्रुटि सन्देश दर्ता अनलोडर Intel® FPGA IP कोर (altera_emr_unloader) ले समर्थित Intel FPGA उपकरणहरूमा कडा त्रुटि पत्ता लगाउने सर्किटरीबाट डाटा पढ्छ र भण्डार गर्दछ। यन्त्र EMR पढ्नको लागि तपाईंले त्रुटि सन्देश दर्ता अनलोडर IP कोरको Avalon® स्ट्रिमिङ (Avalon-ST) तर्क इन्टरफेस प्रयोग गर्न सक्नुहुन्छ।

चित्र १. त्रुटि सन्देश दर्ता अनलोडर ब्लक रेखाचित्र

जब हार्डवेयरले EMR सामग्री अपडेट गर्छ, IP कोरले EMR सामग्री पढ्छ (वा अनलोड गर्दछ) र डिसेरियलाइज गर्दछ, र अन्य तर्क (जस्तै Intel FPGA Advanced SEU Detection IP core, Intel FPGA Fault Injection IP core, वा प्रयोगकर्ता तर्क) लाई पहुँच गर्न अनुमति दिन्छ। EMR सामग्री एकै साथ।

सुविधाहरू

• Intel FPGA उपकरणहरूको लागि त्रुटि दर्ता सन्देश सामग्रीहरू पुन: प्राप्त र भण्डारण गर्दछ
• CRAM बिटहरू परिवर्तन नगरी EMR दर्ता सामग्री मानको इंजेक्शनलाई अनुमति दिन्छ
• Avalon (-ST) इन्टरफेस
• प्यारामिटर सम्पादक GUI संग सजिलो इन्स्ट्यान्टेशन
• VHDL वा Verilog HDL संश्लेषण उत्पन्न गर्दछ files

आईपी ​​कोर उपकरण समर्थन

निम्न यन्त्रहरूले त्रुटि सन्देश दर्ता अनलोडर आईपी कोरलाई समर्थन गर्दछ:

तालिका 1. IP कोर यन्त्र समर्थन

डिजाइन सफ्टवेयर	आईपी ​​कोर उपकरण समर्थन
Intel Quartus® प्राइम प्रो संस्करण	Intel Arria® 10 र Intel Cyclone® 10 GX उपकरणहरू
इंटेल क्वार्टस प्राइम मानक संस्करण	Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV, र Stratix V उपकरणहरू

स्रोतको उपयोग र कार्यसम्पादन

Intel Quartus प्राइम सफ्टवेयरले चक्रवात V (5CGXFC7C7F23C8) FPGA उपकरणको लागि निम्न स्रोत अनुमान उत्पन्न गर्दछ। अन्य समर्थित यन्त्रहरूका परिणामहरू समान छन्।

तालिका 2. त्रुटि सन्देश दर्ता अनलोडर IP कोर उपकरण स्रोत उपयोग

यन्त्र	ALMs	तर्क दर्ताहरू		M20K
		प्राथमिक	माध्यमिक
5CGXFC7C7F23C8	37	128	33	0

कार्यात्मक विवरण

समर्थित Intel FPGA यन्त्रहरूमा त्रुटि सन्देश दर्ता हुन्छ जसले कन्फिगरेसन RAM (CRAM) मा CRC त्रुटि भएको संकेत गर्छ। CRAM त्रुटिहरू एकल घटना अपसेट (SEU) को कारण हुन सक्छ। तपाईंले FPGA यन्त्र EMR पहुँच गर्न त्रुटि सन्देश दर्ता अनलोडर IP कोरको Avalon-ST तर्क इन्टरफेस प्रयोग गर्न सक्नुहुन्छ। पूर्वका लागिampले, तपाईले यन्त्र EMR जानकारी पहुँच गर्न Intel FPGA फल्ट इन्जेक्शन र Intel FPGA Advanced SEU पत्ता लगाउने IP कोरको साथ त्रुटि सन्देश दर्ता अनलोडर IP कोर प्रयोग गर्न सक्नुहुन्छ। त्रुटि सन्देश दर्ता अनलोडर आईपी कोरले उपकरण EMR निगरानी गर्दछ। जब हार्डवेयरले EMR सामग्री अपडेट गर्छ, IP कोरले EMR सामग्रीलाई पढ्छ (वा अनलोड गर्छ) र डि-सिरियलाइज गर्छ। IP कोरले अन्य तर्क (जस्तै Intel FPGA Advanced SEU Detection IP core, Intel FPGA Fault Injection IP core, वा प्रयोगकर्ता तर्क) लाई EMR सामग्री एकैसाथ पहुँच गर्न अनुमति दिन्छ। पृष्ठ 1 मा #unique_1/unique_42_Connect_3_image_fbb_3mm_gs मा देखाइए अनुसार, त्रुटि सन्देश दर्ता अनलोडर IP कोरले केही यन्त्रहरूको लागि CRC त्रुटि प्रमाणीकरण IP कोरलाई इन्स्ट्यान्टियट गर्छ।
नोट: तपाईको FPGA यन्त्रको लागि SEU समर्थनको बारेमा थप जानकारीको लागि, उपकरण ह्यान्डबुकको SEU शमन अध्याय हेर्नुहोस्।

त्रुटि सन्देश दर्ता
केही एकल घटना अपसेट (SEU) FPGA यन्त्रहरूमा सफ्ट त्रुटिको कारण कुनै पनि यन्त्रको CRAM बिटहरूमा फ्लिप पत्ता लगाउन बिल्ट-इन त्रुटि पत्ता लगाउने सर्किटरी हुन्छ। यन्त्र EMR को लागि बिट असाइनमेन्ट उपकरण परिवार अनुसार भिन्न हुन्छ। तपाईंको FPGA यन्त्र परिवारका लागि EMR बिट्सका विवरणहरूको लागि, यन्त्र ह्यान्डबुकको SEU शमन अध्याय हेर्नुहोस्।

संकेतहरू

तालिका ३. त्रुटि सन्देश दर्ता अनलोडर संकेतहरू

संकेत	चौडाइ	दिशा	विवरण
घडी	1	इनपुट	इनपुट घडी संकेत।
रिसेट	1	इनपुट	सक्रिय-उच्च तर्क रिसेट संकेत।
emr_read	1	इनपुट	ऐच्छिक। यो सक्रिय-उच्च संकेतले हालको EMR सामग्री पुन: पढ्न सुरु गर्छ। उपकरणले नयाँ त्रुटि पत्ता लगाएपछि EMR सामग्री अद्यावधिक हुन्छ। EMR ले त्रुटि समावेश गर्दछ जबसम्म नयाँ त्रुटि पत्ता लाग्दैन, भित्री वा बाह्य स्क्रबिङले त्रुटिलाई सच्याउँछ भने पनि।
crcerror	1	आउटपुट	CRC त्रुटि पत्ता लगाउने संकेत गर्दछ। यो सङ्केत त्रुटि सन्देश दर्ता अनलोडर IP कोरको घडी पोर्टमा सिङ्क्रोनाइज हुन्छ।
crcerror_pin	1	आउटपुट	यस सिग्नललाई CRC_Error पिनमा जडान गर्नुहोस्। यो संकेत उपकरणको आन्तरिक ओसिलेटरसँग सिंक्रोनस हुन्छ।
crcerror_clk	1	इनपुट	CRC त्रुटि आईपी कोर इनपुट घडी संकेत प्रमाणित गर्नुहोस्।
crcerror_reset	1	इनपुट	CRC त्रुटि प्रमाणित IP कोर सक्रिय-उच्च तर्क रिसेट संकेत।
emr [N-1:0]	४, ५ वा ६	आउटपुट	यस डेटा पोर्टमा उपकरणको त्रुटि सन्देश दर्ता सामग्रीहरू समावेश छन्, जस्तै उपकरण ह्यान्डबुक SEU शमन अध्यायमा परिभाषित गरिएको छ: • Intel Arria 10 र Intel Cyclone 10 GX यन्त्रहरूमा 78-bit EMRs छन् • Stratix V, Arria V, र Cyclone V यन्त्रहरूमा 67-bit EMRs छन् • पुराना यन्त्रहरूमा 46-बिट EMRs हुन्छ EMR आउटपुट संकेतहरू Avalon-ST इन्टरफेस परिभाषासँग अनुपालन गर्दछ। N ४६, ६७ वा ७८ हो।
emr_valid	1	आउटपुट	सक्रिय उच्च जब emr संकेत सामग्री मान्य हुन्छ। यो संकेत Avalon इन्टरफेस परिभाषा संग अनुपालन।
emr_error	1	आउटपुट	हालको EMR आउटपुट स्थानान्तरणमा त्रुटि हुँदा यो संकेत उच्च सक्रिय हुन्छ र यसलाई बेवास्ता गर्नुपर्छ। सामान्यतया, यो संकेतले संकेत गर्दछ कि EMR इनपुट घडी धेरै ढिलो छ। यो संकेत Avalon इन्टरफेस परिभाषा संग अनुपालन।
endoffulllchip	1	आउटपुट	वैकल्पिक आउटपुट संकेत जसले सम्पूर्ण यन्त्रको लागि प्रत्येक पूर्ण-चिप त्रुटि पत्ता लगाउने चक्रको अन्त्यलाई संकेत गर्दछ। Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V, र Cyclone V यन्त्रहरू मात्र।

समय

त्रुटि सन्देश दर्ता अनलोडर IP कोरलाई यन्त्र त्रुटि सन्देश सर्किटरीका लागि दुई घडी चक्रहरू आवश्यक पर्दछ, साथै EMR सामग्री अनलोड गर्न निम्न थप त्रुटि सन्देश दर्ता अनलोडर इनपुट घडी चक्रहरू: N + 3 जहाँ N emr संकेत चौडाइ हो।

• Intel Arria 122 र Intel Cyclone 10 GX यन्त्रहरूका लागि १२२ घडी चक्रहरू
• Stratix V, Arria V, र Cyclone V उपकरणहरूको लागि 70 घडी चक्रहरू
• Stratix IV र Arria II GZ/GX उपकरणहरूको लागि 49 घडी चक्रहरू

IP समय व्यवहार (Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरू)
निम्न वेभफर्महरूले Intel Arria 10 र Intel Cyclone 10 GX उपकरणहरूको लागि त्रुटि सन्देश दर्ता अनलोडर IP कोर समय व्यवहार देखाउँछन्।

चित्र 2. सुधार योग्य त्रुटिहरूको लागि emr_valid सिग्नल (0 < स्तम्भ-आधारित प्रकार < 3'b111) समय रेखाचित्र

चित्र 3. पावर अप पछि मात्र सुधार योग्य त्रुटिहरूको लागि emr_valid सिग्नल (स्तम्भ-आधारित प्रकार == 3'b0)
नोट: जब पहिलो पटक बिटस्ट्रिमसँग लोड हुन्छ, FPGA ले फ्रेम-आधारित EDCRC एक पटक कार्यान्वयन गर्छ, स्तम्भ-आधारित चेक बिट गणना गर्छ र यसलाई स्तम्भ-आधारित EDCRC मा परिणत गर्दछ। यो समय रेखाचित्रले फ्रेम-आधारित EDCRC को समयमा पत्ता लगाइएको त्रुटिलाई जनाउँछ।

चित्र 4. सुधार गर्न नसकिने त्रुटिहरूको लागि emr_valid सिग्नल

चित्र 5. emr_error समय रेखाचित्र

सबै अन्य उपकरण समय
निम्न वेभफर्महरूले Stratix V, Stratix IV, Arria V, Arria II GZ/GX, र चक्रवात V उपकरणहरूको लागि त्रुटि सन्देश दर्ता अनलोडर IP कोर समय व्यवहार देखाउँछन्।

चित्र 6. emr_read समय रेखाचित्र

चित्र 7. emr_valid समय रेखाचित्र

चित्र ४ उदाampले EMR त्रुटि समय रेखाचित्र

• लगातार २ SEU त्रुटिहरूको अवस्थामा, IP कोरले हराएको EMR सामग्रीको लागि emr_error दाबी गर्दछ।
• IP कोरले अर्को त्रुटिको लागि crcerror पल्सको झरेको किनारा पत्ता लगाएमा emr_error दाबी गर्छ, IP कोरले प्रयोगकर्ता शिफ्ट दर्तामा EMR प्रयोगकर्ता अपडेट दर्ताको अघिल्लो सामग्री लोड गर्नु अघि।
• crcerror deasserts emr_error को बढ्दो किनारा।
• emr_error एउटा महत्वपूर्ण प्रणाली अवस्था हो र त्रुटि सन्देश दर्ता अनलोडर इनपुट घडी धेरै ढिलो छ भनेर संकेत गर्न सक्छ।

प्यारामिटर सेटिङहरू

तालिका 4. त्रुटि सन्देश दर्ता अनलोडर प्यारामिटरहरू

प्यारामिटर	मूल्य	पूर्वनिर्धारित	विवरण
CRC त्रुटि जाँच घडी भाजक	१, २, ३, ४, ५, १७३४, १७४५, १७४६, १७५६	2	आन्तरिक ओसिलेटरमा लागू गर्नको लागि त्रुटि पत्ता लगाउने घडी विभाजक मानलाई संकेत गर्दछ। विभाजित घडीले आन्तरिक CRC प्रकार्यलाई चलाउँछ। यो सेटिङ ERROR_CHECK_FREQUENCY_DIVISOR सँग मेल खानुपर्छ इंटेल क्वार्टस प्राइम सेटिंग्स File (qsf) सेटिङ, अन्यथा सफ्टवेयरले चेतावनी जारी गर्दछ। Stratix IV र Arria II यन्त्रहरूले 1 को मान समर्थन गर्दैन।
भर्चुअल J सक्षम गर्नुहोस्TAG CRC त्रुटि इंजेक्शन	अन, अफ	बन्द	J मार्फत EMR दर्ता सामग्री इन्जेक्सन गर्न इन-सिस्टम स्रोतहरू र प्रोबहरू (ISSP) कार्यक्षमता सक्षम गर्दछ।TAG CRAM मान परिवर्तन नगरी इन्टरफेस। कोरसँग जोडिएको प्रयोगकर्ता तर्क समस्या निवारण गर्न यो इन्टरफेस प्रयोग गर्नुहोस्।
इनपुट घडी आवृत्ति	कुनै पनि	८६८.३ मेगाहर्ट्ज	त्रुटि सन्देश दर्ता अनलोडर आईपी कोर इनपुट घडीको आवृत्ति निर्दिष्ट गर्दछ। यो विकल्प लागू हुन्छ जब आगत घडी आन्तरिक ओसिलेटरबाट संचालित हुन्छ प्यारामिटर बन्द छ।
आगत घडी आन्तरिक ओसिलेटरबाट संचालित हुन्छ	अन, अफ	बन्द	आन्तरिक ओसिलेटरले कोर इनपुट घडी प्रदान गर्दछ भनेर संकेत गर्दछ। यदि आन्तरिक ओसिलेटरले प्रयोगकर्ता डिजाइनको कोर इनपुट घडी चलाउँछ भने यो प्यारामिटर सक्षम गर्नुहोस्। नोट: आन्तरिक ओसिलेटरको फ्रिक्वेन्सी CRC त्रुटि जाँच घडी विभाजकद्वारा प्रभावित हुँदैन।
CRC त्रुटि इनपुट घडी आवृत्ति प्रमाणित गर्नुहोस्	10 - 50 MHz	८६८.३ मेगाहर्ट्ज	CRC त्रुटि प्रमाणित IP कोर (ALTERA_CRCERROR_VERIFY) इनपुट घडी आवृत्ति निर्दिष्ट गर्दछ। Stratix IV र Arria II यन्त्रहरू मात्र।
पूर्ण चिप त्रुटि पत्ता लगाउने चक्रको समापन	अन, अफ	बन्द	ऐच्छिक। प्रत्येक पूर्ण चिप त्रुटि पत्ता लगाउने चक्रको अन्त्यमा यो संकेत दाबी गर्न खोल्नुहोस्। Stratix V, Intel Arria 10, Arria V, Cyclone V, र Intel Cyclone 10 GX यन्त्रहरू मात्र।

Intel FPGA IP कोर स्थापना र इजाजतपत्र दिँदै

Intel Quartus प्राइम सफ्टवेयर स्थापनाले Intel FPGA IP लाइब्रेरी समावेश गर्दछ। यस पुस्तकालयले अतिरिक्त इजाजतपत्रको आवश्यकता बिना तपाईंको उत्पादन प्रयोगको लागि धेरै उपयोगी आईपी कोरहरू प्रदान गर्दछ। केही Intel FPGA IP कोर उत्पादन प्रयोगको लागि छुट्टै इजाजतपत्र खरिद गर्न आवश्यक छ। Intel FPGA IP मूल्याङ्कन मोडले तपाईंलाई पूर्ण उत्पादन IP कोर इजाजतपत्र खरिद गर्ने निर्णय गर्नु अघि सिमुलेशन र हार्डवेयरमा यी इजाजतपत्र प्राप्त Intel FPGA IP कोरहरूको मूल्याङ्कन गर्न अनुमति दिन्छ। तपाईंले हार्डवेयर परीक्षण पूरा गरेपछि र उत्पादनमा आईपी प्रयोग गर्न तयार भएपछि इजाजतपत्र प्राप्त इंटेल आईपी कोरहरूको लागि पूर्ण उत्पादन इजाजतपत्र खरिद गर्न आवश्यक छ। Intel Quartus प्राइम सफ्टवेयरले पूर्वनिर्धारित रूपमा निम्न स्थानहरूमा IP कोरहरू स्थापना गर्दछ:

चित्र 9. IP कोर स्थापना पथ

तालिका 5. IP कोर स्थापना स्थानहरू

स्थान	सफ्टवेयर	प्लेटफर्म
:\intelFPGA_pro\quartus\ip\altera	इंटेल क्वार्टस प्राइम प्रो संस्करण	विन्डोज *
:\intelFPGA\quartus\ip\altera	इंटेल क्वार्टस प्राइम मानक संस्करण	विन्डोज
:/intelFPGA_pro/quartus/ip/altera	इंटेल क्वार्टस प्राइम प्रो संस्करण	लिनक्स *
:/intelFPGA/quartus/ip/altera	इंटेल क्वार्टस प्राइम मानक संस्करण	लिनक्स

अनुकूलन र आईपी कोर उत्पन्न
तपाईं अनुप्रयोगहरूको एक विस्तृत विविधता समर्थन गर्न आईपी कोर अनुकूलन गर्न सक्नुहुन्छ। इंटेल क्वार्टस प्राइम आईपी क्याटलग र प्यारामिटर सम्पादकले तपाईंलाई आईपी कोर पोर्टहरू, सुविधाहरू, र आउटपुट छिट्टै चयन गर्न र कन्फिगर गर्न अनुमति दिन्छ। files.

आईपी ​​क्याटलग र प्यारामिटर सम्पादक
आईपी ​​क्याटलगले तपाइँको परियोजनाको लागि उपलब्ध आईपी कोरहरू प्रदर्शन गर्दछ, जसमा तपाइँले आईपी क्याटलग खोज मार्गमा थप्नुभएको इंटेल FPGA आईपी र अन्य आईपी समावेश गर्दछ। आईपी कोर पत्ता लगाउन र अनुकूलन गर्न आईपी क्याटलगका निम्न सुविधाहरू प्रयोग गर्नुहोस्:

• सक्रिय यन्त्र परिवारको लागि आईपी देखाउन आईपी क्याटलग फिल्टर गर्नुहोस् वा सबै उपकरण परिवारहरूको लागि आईपी देखाउनुहोस्। यदि तपाइँसँग कुनै परियोजना खुला छैन भने, आईपी क्याटलगमा उपकरण परिवार चयन गर्नुहोस्।
• IP क्याटलगमा कुनै पनि पूर्ण वा आंशिक IP कोर नाम पत्ता लगाउन खोज क्षेत्रमा टाइप गर्नुहोस्।
• समर्थित यन्त्रहरू बारे विवरणहरू प्रदर्शन गर्न, IP कोरको स्थापना फोल्डर खोल्न, र IP कागजातहरूमा लिङ्कहरूको लागि IP क्याटलगमा IP कोर नाममा दायाँ-क्लिक गर्नुहोस्।
• क्लिक गर्नुहोस् खोज्नुहोस् साझेदार IP मा साझेदार IP जानकारी पहुँच गर्न web.

प्यारामिटर सम्पादकले तपाईंलाई IP भिन्नता नाम, वैकल्पिक पोर्टहरू, र आउटपुट निर्दिष्ट गर्न संकेत गर्दछ। file पुस्ता विकल्प। प्यारामिटर सम्पादकले शीर्ष-स्तर Intel Quartus प्राइम आईपी उत्पन्न गर्दछ file (.ip) Intel Quartus Prime Pro Edition परियोजनाहरूमा IP भिन्नताका लागि। प्यारामिटर सम्पादकले शीर्ष-स्तर क्वार्टस आईपी उत्पन्न गर्दछ file (.qip) Intel Quartus Prime Standard Edition परियोजनाहरूमा IP भिन्नताका लागि। यी files ले परियोजनामा ​​IP भिन्नता प्रतिनिधित्व गर्दछ, र प्यारामिटराइजेशन जानकारी भण्डारण गर्दछ।

चित्र ३. आईपी प्यारामिटर सम्पादक (इन्टेल क्वार्टस प्राइम प्रो संस्करण)

चित्र 11. आईपी प्यारामिटर सम्पादक (इन्टेल क्वार्टस प्राइम मानक संस्करण)

प्यारामिटर सम्पादक
प्यारामिटर सम्पादकले तपाईंलाई IP कोर पोर्टहरू, प्यारामिटरहरू, र आउटपुट कन्फिगर गर्न मद्दत गर्दछ file पुस्ता विकल्प। आधारभूत प्यारामिटर सम्पादक नियन्त्रणहरूले निम्न समावेश गर्दछ:

• विशिष्ट अनुप्रयोगहरूका लागि प्रिसेट प्यारामिटर मानहरू लागू गर्न प्रिसेट विन्डो प्रयोग गर्नुहोस् (कोर चयन गर्नुहोस्)।
• विवरण सञ्झ्याल प्रयोग गर्नुहोस् view पोर्ट र प्यारामिटर विवरणहरू, र कागजातहरूमा लिङ्कहरू क्लिक गर्नुहोस्।
• क्लिक गर्नुहोस् उत्पन्न गर्नुहोस् ➤ टेस्टबेन्च प्रणाली उत्पन्न गर्न टेस्टबेन्च प्रणाली उत्पन्न गर्नुहोस् (चयन कोरहरूको लागि)।
• क्लिक गर्नुहोस् उत्पन्न गर्नुहोस् ➤ उत्पन्न पूर्वampले डिजाइन एक पूर्व उत्पन्न गर्नampले डिजाइन (चयन कोरहरूको लागि)।
• सहयात्री विरुद्ध प्रणालीको जेनेरिक कम्पोनेन्टहरू मान्य गर्न प्रणाली अखण्डता मान्य गर्नुहोस् क्लिक गर्नुहोस्। files (प्लेटफर्म डिजाइनर प्रणाली मात्र)
• साथी विरुद्ध प्रणालीको जेनेरिक कम्पोनेन्टहरू मान्य गर्न सबै प्रणाली जानकारी सिङ्क गर्नुहोस् क्लिक गर्नुहोस्। files (प्लेटफर्म डिजाइनर प्रणाली मात्र)

आईपी ​​क्याटलग प्लेटफर्म डिजाइनरमा पनि उपलब्ध छ (View ➤ आईपी क्याटलग)। प्लेटफर्म डिजाइनर आईपी क्याटलगले विशेष प्रणाली इन्टरकनेक्ट, भिडियो र छवि प्रशोधन, र अन्य प्रणाली-स्तर आईपी समावेश गर्दछ जुन इंटेल क्वार्टस प्राइम आईपी क्याटलगमा उपलब्ध छैन। क्रमशः प्लेटफर्म डिजाइनर (मानक) र प्लेटफर्म डिजाइनरमा IP को प्रयोगको बारेमा जानकारीको लागि प्लेटफर्म डिजाइनर (मानक) सँग प्रणाली सिर्जना गर्ने वा प्लेटफर्म डिजाइनर (मानक) सँग प्रणाली सिर्जना गर्ने सन्दर्भ गर्नुहोस्।

सम्बन्धित जानकारी

• प्लेटफर्म डिजाइनरको साथ प्रणाली सिर्जना गर्दै
• प्लेटफर्म डिजाइनर (मानक) (मानक) संग प्रणाली सिर्जना गर्दै

IP कोर प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्दै
IP कोर प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्न यी चरणहरू पालना गर्नुहोस्।

1. प्लेटफर्म डिजाइनर आईपी क्याटलग (उपकरण ➤ आईपी क्याटलग) मा, अनुकूलन गर्न आईपी कोरको नाम पत्ता लगाउनुहोस् र डबल क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
2. तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। यो नामले IP कोर भिन्नता पहिचान गर्छ fileतपाईको परियोजनामा ​​छ। यदि संकेत गरियो भने, लक्ष्य FPGA उपकरण परिवार र आउटपुट पनि निर्दिष्ट गर्नुहोस् file HDL प्राथमिकता। ठीक क्लिक गर्नुहोस्।
3. तपाईंको IP भिन्नताका लागि प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्नुहोस्:
   • वैकल्पिक रूपमा प्रिसेट प्यारामिटर मानहरू चयन गर्नुहोस्। प्रिसेटहरूले विशेष अनुप्रयोगहरूको लागि सबै प्रारम्भिक प्यारामिटर मानहरू निर्दिष्ट गर्दछ (जहाँ प्रदान गरिएको छ)।
   • IP कोर कार्यक्षमता, पोर्ट कन्फिगरेसन, र उपकरण-विशेष सुविधाहरू परिभाषित प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
   • टाइमिङ नेटलिस्ट, सिमुलेशन मोडेल, टेस्टबेन्च, वा पूर्वको उत्पादनका लागि विकल्पहरू निर्दिष्ट गर्नुहोस्ampले डिजाइन (जहाँ लागू हुन्छ)।
   • IP कोर प्रशोधनका लागि विकल्पहरू निर्दिष्ट गर्नुहोस् files अन्य EDA उपकरणहरूमा।
4. संश्लेषण र अन्य वैकल्पिक उत्पन्न गर्न समाप्त क्लिक गर्नुहोस् fileतपाईंको आईपी भिन्नता विनिर्देशहरूसँग मेल खान्छ। प्यारामिटर सम्पादकले शीर्ष-स्तर .qsys IP भिन्नता उत्पन्न गर्दछ file र HDL files संश्लेषण र सिमुलेशन को लागी। केहि आईपी कोरहरूले एकै साथ टेस्टबेन्च वा पूर्व उत्पन्न गर्दछampहार्डवेयर परीक्षणको लागि डिजाइन।
5. सिमुलेशन टेस्टबेन्च उत्पन्न गर्न, क्लिक गर्नुहोस् ➤ जेनेरेट टेस्टबेन्च प्रणाली। सिमुलेशन टेस्टबेन्च प्रदान नगर्ने केही IP कोरहरूको लागि Testbench प्रणाली उत्पन्न गर्नुहोस्।
6. उच्च स्तरको HDL पूर्व उत्पन्न गर्नampहार्डवेयर प्रमाणीकरणको लागि, क्लिक गर्नुहोस् उत्पन्न गर्नुहोस् ➤ HDL पूर्वample। उत्पन्न गर्नुहोस् ➤ HDL पूर्वample केहि आईपी कोरहरूको लागि उपलब्ध छैन।

शीर्ष-स्तर IP भिन्नता हालको इंटेल क्वार्टस प्राइम प्रोजेक्टमा थपिएको छ। परियोजना ➤ थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस् Files म्यानुअल रूपमा .qsys (Intel Quartus Prime Standard Edition) वा .ip (Intel Quartus Prime Pro Edition) थप्नको लागि परियोजनामा ​​छ। file एक परियोजना को लागी। पोर्टहरू जडान गर्न उपयुक्त पिन असाइनमेन्टहरू बनाउनुहोस्।

कोर जेनेरेशन आउटपुट (इन्टेल क्वार्टस प्राइम प्रो संस्करण)
Intel Quartus प्राइम सफ्टवेयरले निम्न आउटपुट उत्पन्न गर्दछ file व्यक्तिगत IP कोरहरूको लागि संरचना जुन प्लेटफर्म डिजाइनर प्रणालीको भाग होइन।

चित्र १२. व्यक्तिगत आईपी कोर जेनेरेसन आउटपुट (इन्टेल क्वार्टस प्राइम प्रो संस्करण)

तालिका 6. आउटपुट FileIntel FPGA IP जेनेरेसनको s

File नाम	विवरण
<your_ip> आईपी	शीर्ष-स्तर IP भिन्नता file जसमा तपाईको प्रोजेक्टमा IP कोरको प्यारामिटराइजेशन हुन्छ। यदि IP भिन्नता प्लेटफर्म डिजाइनर प्रणालीको अंश हो भने, प्यारामिटर सम्पादकले पनि .qsys उत्पन्न गर्दछ। file.
<your_ip> cmp	VHDL कम्पोनेन्ट घोषणा (.cmp) file पाठ छ file जसमा स्थानीय सामान्य र पोर्ट परिभाषाहरू छन् जुन तपाईंले VHDL डिजाइनमा प्रयोग गर्नुहुन्छ files.
<your_ip>_generation.rpt	IP वा प्लेटफर्म डिजाइनर पुस्ता लग file। आईपी ​​जेनेरेसनको समयमा सन्देशहरूको सारांश प्रदर्शन गर्दछ।
जारी…

File नाम	विवरण
<your_ip>.qgsimc (प्लेटफर्म डिजाइनर प्रणाली मात्र)	सिमुलेशन क्यासिङ file जसले .qsys र .ip लाई तुलना गर्छ fileप्लेटफर्म डिजाइनर प्रणाली र आईपी कोरको हालको प्यारामिटराइजेशनसँग। यो तुलनाले प्लेटफर्म डिजाइनरले HDL को पुनर्जन्म छोड्न सक्छ कि भनेर निर्धारण गर्छ।
<your_ip>.qgsynth (प्लेटफर्म डिजाइनर प्रणाली मात्र)	संश्लेषण क्यासिङ file जसले .qsys र .ip लाई तुलना गर्छ fileप्लेटफर्म डिजाइनर प्रणाली र आईपी कोरको हालको प्यारामिटराइजेशनसँग। यो तुलनाले प्लेटफर्म डिजाइनरले HDL को पुनर्जन्म छोड्न सक्छ कि भनेर निर्धारण गर्छ।
<your_ip> qip	IP कम्पोनेन्ट एकीकृत र कम्पाइल गर्न सबै जानकारी समावेश गर्दछ।
<your_ip>.csv	IP कम्पोनेन्टको स्तरवृद्धि स्थिति बारे जानकारी समावेश गर्दछ।
.bsf	ब्लक रेखाचित्रमा प्रयोगको लागि IP भिन्नताको प्रतीक प्रतिनिधित्व Files (.bdf)।
<your_ip>.spd	इनपुट file त्यो ip-make-simscript लाई सिमुलेशन लिपिहरू उत्पन्न गर्न आवश्यक छ। एसपीडी file को सूची समावेश गर्दछ files तपाईंले सिमुलेशनको लागि उत्पन्न गर्नुहुन्छ, साथै तपाईंले सुरु गर्नुभएका सम्झनाहरू बारे जानकारी सहित।
<your_ip>.ppf	पिन प्लानर File (.ppf) तपाईंले पिन प्लानरसँग प्रयोगको लागि सिर्जना गर्नुभएको IP कम्पोनेन्टहरूका लागि पोर्ट र नोड असाइनमेन्टहरू भण्डारण गर्दछ।
<your_ip>_bb.v	Verilog कालोबक्स (_bb.v) प्रयोग गर्नुहोस् file ब्ल्याकबक्सको रूपमा प्रयोगको लागि खाली मोड्युल घोषणाको रूपमा।
<your_ip> _inst.v वा _inst.vhd	एचडीएल पूर्वample instantiation टेम्प्लेट। यसका सामग्रीहरू प्रतिलिपि गरेर टाँस्नुहोस् file तपाईंको HDL मा file IP भिन्नता इन्स्ट्याट गर्न।
<your_ip> regmap	यदि IP मा दर्ता जानकारी समावेश छ भने, Intel Quartus प्राइम सफ्टवेयरले .regmap उत्पन्न गर्दछ। file। .regmap file मास्टर र दास इन्टरफेस को दर्ता नक्शा जानकारी को वर्णन गर्दछ। यो file पूरकहरू sopcinfo file प्रणाली बारे थप विस्तृत दर्ता जानकारी प्रदान गरेर। यो file दर्ता प्रदर्शन सक्षम गर्दछ views र प्रणाली कन्सोलमा प्रयोगकर्ता अनुकूलन तथ्याङ्कहरू।
<your_ip>.svd	HPS प्रणाली डिबग उपकरणहरूलाई अनुमति दिन्छ view प्लेटफर्म डिजाइनर प्रणाली भित्र HPS मा जडान हुने बाह्य उपकरणहरूको दर्ता नक्सा। संश्लेषणको क्रममा, इन्टेल क्वार्टस प्राइम सफ्टवेयरले .svd भण्डारण गर्दछ files .sof मा प्रणाली कन्सोल मास्टरहरू देखिने दास इन्टरफेसका लागि file डिबग सत्रमा। प्रणाली कन्सोलले यो खण्ड पढ्छ, जुन प्लेटफर्म डिजाइनरले दर्ता नक्सा जानकारीको लागि सोध्छन्। प्रणाली दासहरूको लागि, प्लेटफर्म डिजाइनरले नामद्वारा दर्ताहरू पहुँच गर्दछ।
<your_ip> vyour_ip> vhd	एचडीएल files जसले संश्लेषण वा सिमुलेशनको लागि प्रत्येक सबमोड्युल वा चाइल्ड आईपी कोरलाई इन्स्ट्यान्टियट गर्छ।
गुरु/	सिमुलेशन सेटअप गर्न र चलाउनको लागि msim_setup.tcl स्क्रिप्ट समावेश गर्दछ।
aldec/	सेटअप गर्न र सिमुलेशन चलाउनको लागि rivierapro_setup.tcl लिपि समावेश गर्दछ।
/synopsys/vcs /synopsys/vcsmx	सिमुलेशन सेटअप गर्न र चलाउनको लागि शेल स्क्रिप्ट vcs_setup.sh समावेश गर्दछ। एउटा शेल लिपि vcsmx_setup.sh र synopsys_sim.setup समावेश गर्दछ file सिमुलेशन सेटअप र चलाउन।
/ताल	शेल स्क्रिप्ट ncsim_setup.sh र अन्य सेटअप समावेश गर्दछ files एक सिमुलेशन सेटअप र चलाउन।
/xcelium	एक समानान्तर सिमुलेटर शेल लिपि xcelium_setup.sh र अन्य सेटअप समावेश गर्दछ fileसिमुलेशन सेटअप र चलाउनको लागि।
/उपमोड्युलहरू	HDL समावेश गर्दछ fileआईपी ​​कोर सबमोड्युलको लागि s।
<आईपी ​​सबमोड्युल>/	प्लेटफर्म डिजाइनरले प्लेटफर्म डिजाइनरले उत्पन्न गर्ने प्रत्येक आईपी सबमोड्युल डाइरेक्टरीको लागि /सिन्थ र /सिम उप-निर्देशिकाहरू उत्पन्न गर्दछ।

IP कोर प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्दै (लेगेसी प्यारामिटर सम्पादकहरू)

केही IP कोरहरूले कन्फिगरेसन र जेनेरेशनका लागि प्यारामिटर सम्पादकको लिगेसी संस्करण प्रयोग गर्छन्। विरासत प्यारामिटर सम्पादक प्रयोग गरी IP भिन्नता कन्फिगर गर्न र उत्पन्न गर्न निम्न चरणहरू प्रयोग गर्नुहोस्।
नोट: लिगेसी प्यारामिटर सम्पादकले फरक आउटपुट उत्पन्न गर्छ file नवीनतम प्यारामिटर सम्पादक भन्दा संरचना। पछिल्लो प्यारामिटर सम्पादक प्रयोग गर्ने IP कोरको कन्फिगरेसनका लागि IP कोर प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्ने सन्दर्भ गर्नुहोस्।

चित्र 13. लिगेसी प्यारामिटर सम्पादकहरू

1. आईपी ​​क्याटलग (उपकरण ➤ आईपी क्याटलग) मा, अनुकूलन गर्न आईपी कोरको नाम पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
2. शीर्ष-स्तरको नाम र आउटपुट HDL निर्दिष्ट गर्नुहोस् file तपाईको IP भिन्नताको लागि टाइप गर्नुहोस्। यो नामले IP कोर भिन्नता पहिचान गर्छ fileतपाईंको परियोजनामा ​​छ। ठीक क्लिक गर्नुहोस्।
3. प्यारामिटर सम्पादकमा तपाईंको IP भिन्नताका लागि प्यारामिटरहरू र विकल्पहरू निर्दिष्ट गर्नुहोस्। विशिष्ट IP कोर प्यारामिटरहरूको बारेमा जानकारीको लागि तपाईंको IP कोर प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।
4. क्लिक गर्नुहोस् समाप्त वा उत्पन्न गर्नुहोस् (प्यारामिटर सम्पादक संस्करणमा निर्भर गर्दै)। प्यारामिटर सम्पादकले उत्पन्न गर्दछ files तपाइँको विनिर्देश अनुसार तपाइँको आईपी भिन्नता को लागी। उत्पादन पूरा भएपछि प्रोम्प्ट गरिएको भए बाहिर निस्कनुहोस् क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .qip थप्छ file स्वचालित रूपमा हालको परियोजनामा।

नोट: परियोजनामा ​​लिगेसी प्यारामिटर सम्पादकसँग उत्पन्न भएको IP भिन्नता म्यानुअल रूपमा थप्न, परियोजना ➤ थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस्। Fileपरियोजनामा ​​s र IP भिन्नता .qip थप्नुहोस् file.

आईपी ​​कोर जेनेरेशन आउटपुट (इन्टेल क्वार्टस प्राइम मानक संस्करण)
Intel Quartus Prime Standard Edition सफ्टवेयरले निम्न मध्ये एउटा आउटपुट उत्पन्न गर्छ file लिगेसी प्यारामिटर सम्पादकहरू मध्ये एक प्रयोग गर्ने व्यक्तिगत IP कोरहरूको संरचनाहरू।

चित्र 14. IP कोर उत्पन्न Files (लेगेसी प्यारामिटर सम्पादकहरू)

उत्पन्न आईपी File आउटपुट A

उत्पन्न आईपी File आउटपुट B

उत्पन्न आईपी File आउटपुट C

उत्पन्न आईपी File आउटपुट D

नोट:

1. यदि तपाईंको IP भिन्नताको लागि समर्थित र सक्षम छ
2. यदि कार्यात्मक सिमुलेशन मोडेलहरू उत्पन्न हुन्छन्
3. यो निर्देशिका उपेक्षा गर्नुहोस्

त्रुटि सन्देश दर्ता अनलोडर Intel FPGA IP IP कोर प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	परिवर्तनहरू
2018.05.23	18.0	• बाट IP पुन: नामाकरण गरियो Intel FPGA त्रुटि सन्देश दर्ता अनलोडर आईपी कोर को त्रुटि सन्देश दर्ता अनलोडर Intel FPGA IP कोर. • अद्यावधिक गरिएको तथ्याङ्क emr_valid पावर अप पछि मात्र सुधार योग्य त्रुटिहरूको लागि संकेत (स्तम्भ-आधारित प्रकार == 3'b0) र सुधार्न नसकिने त्रुटिहरूको लागि emr_valid सिग्नल.

मिति	संस्करण	परिवर्तनहरू
डिसेम्बर २०२२	2017.12.18	• कागजातलाई यस रूपमा पुन: नामाकरण गरियो Intel FPGA त्रुटि सन्देश दर्ता अनलोडर आईपी कोर प्रयोगकर्ता गाइड. • "IP कोर यन्त्र समर्थन" तालिका अपडेट गरियो। • नवीनतम ब्रान्डिङ मापदण्डहरूको लागि अद्यावधिक गरियो। • सम्पूर्ण कागजातमा सम्पादकीय अद्यावधिकहरू गरियो।
जुलाई २०२०	2017.07.15	• Intel Cyclone 10 GX उपकरण समर्थन थपियो। • IP समय रेखाचित्रहरूमा V-Type लाई स्तम्भ-आधारित प्रकारमा परिवर्तन गरियो। • Intel Quartus Prime Pro Edition र Intel Quartus Prime Standard Edition को लागि छुट्टै प्यारामिटराइजेशन निर्देशनहरू प्रदान गरियो। • नवीनतम ब्रान्डिङ मापदण्डहरूको लागि अद्यावधिक गरियो।
मे १९४२	2016.05.02	• Verilog HDL RTL समर्थनको बारेमा हटाइएको सुविधा बुलेट। • क्वार्टस प्राइममा क्वार्टस II सन्दर्भहरू परिवर्तन गरियो।
जुन २०२३	2015.06.12	अपडेट गरिएको Arria 10 समर्थन विवरणहरू।
डिसेम्बर २०२२	2014.12.15	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

कागजातहरू / स्रोतहरू

इंटेल त्रुटि सन्देश दर्ता अनलोडर FPGA आईपी कोर [pdf] प्रयोगकर्ता गाइड त्रुटि सन्देश दर्ता अनलोडर एफपीजीए आईपी कोर, त्रुटि, सन्देश दर्ता अनलोडर एफपीजीए आईपी कोर, दर्ता अनलोडर एफपीजीए आईपी कोर, अनलोडर एफपीजीए आईपी कोर

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका