बाह्य मेमोरी इन्टरफेस Intel Stratix 10 FPGA IP डिजाइन पूर्वample

डिजाइन पूर्वampबाह्य मेमोरी इन्टरफेस Intel® Stratix® 10 FPGA IP को लागि द्रुत सुरुवात गाइड

नयाँ इन्टरफेस र थप स्वचालित डिजाइन पूर्वample प्रवाह Intel® Stratix® 10 बाह्य मेमोरी इन्टरफेसहरूको लागि उपलब्ध छ। पूर्वampप्यारामिटर सम्पादकमा ले डिजाइन ट्याबले तपाईंलाई संश्लेषण र सिमुलेशनको सिर्जना निर्दिष्ट गर्न अनुमति दिन्छ। file सेट गर्दछ जुन तपाइँ तपाइँको EMIF आईपी प्रमाणित गर्न प्रयोग गर्न सक्नुहुन्छ। तपाइँ एक पूर्व उत्पन्न गर्न सक्नुहुन्छampले डिजाइन विशेष गरी Intel FPGA विकास किटको लागि, वा तपाईंले उत्पन्न गर्ने कुनै पनि EMIF IP को लागि।

चित्र १. सामान्य डिजाइन पूर्वampले कार्यप्रवाह

चित्र 2. एक EMIF पूर्व उत्पन्न गर्दैampले डिजाइन एक Intel Stratix 10 विकास किट संग

EMIF परियोजना सिर्जना गर्दै

Intel Quartus® प्राइम सफ्टवेयर संस्करण 17.1 र पछिको लागि, तपाईंले EMIF IP र डिजाइन पूर्व सिर्जना गर्नु अघि Intel Quartus Prime परियोजना सिर्जना गर्नुपर्छ।ample।

1. Intel Quartus प्राइम सफ्टवेयर लन्च गर्नुहोस् र चयन गर्नुहोस् File ➤ नयाँ परियोजना विजार्ड। अर्को क्लिक गर्नुहोस्।
2. तपाईंले सिर्जना गर्न चाहनुभएको परियोजनाको लागि डाइरेक्टरी र nme निर्दिष्ट गर्नुहोस्। अर्को क्लिक गर्नुहोस्।
3. प्रमाणित गर्नुहोस् कि खाली परियोजना चयन गरिएको छ। अर्को दुई पटक क्लिक गर्नुहोस्।
4. नाम फिल्टर अन्तर्गत, उपकरण भाग नम्बर टाइप गर्नुहोस्।
5. उपलब्ध उपकरणहरू अन्तर्गत, उपयुक्त उपकरण चयन गर्नुहोस्।
6. समाप्त क्लिक गर्नुहोस्।

EMIF आईपी उत्पन्न र कन्फिगर गर्दै

निम्न चरणहरूले EMIF IP कसरी उत्पन्न र कन्फिगर गर्ने भनेर वर्णन गर्दछ। यो वाकथ्रुले DDR4 इन्टरफेस सिर्जना गर्दछ, तर चरणहरू अन्य प्रोटोकलहरूको लागि समान छन्।

1. आईपी ​​क्याटलग विन्डोमा, Intel Stratix 10 External Memory Interfaces चयन गर्नुहोस्। (यदि आईपी क्याटलग विन्डो देखिएन भने, चयन गर्नुहोस् View ➤ उपयोगिता विन्डोज ➤ आईपी क्याटलग।)
2. IP प्यारामिटर सम्पादकमा, EMIF IP को लागि एक संस्थाको नाम प्रदान गर्नुहोस् (तपाईले यहाँ प्रदान गर्नुभएको नाम file IP को लागि नाम) र डाइरेक्टरी निर्दिष्ट गर्नुहोस्। सिर्जना गर्नुहोस् क्लिक गर्नुहोस्।
3. प्यारामिटर सम्पादकसँग धेरै ट्याबहरू छन् जहाँ तपाईंले आफ्नो EMIF कार्यान्वयन प्रतिबिम्बित गर्न प्यारामिटरहरू कन्फिगर गर्नुपर्छ:

Intel Stratix 10 EMIF प्यारामिटर सम्पादक दिशानिर्देशहरू

तालिका 1. EMIF प्यारामिटर सम्पादक दिशानिर्देशहरू

प्यारामिटर सम्पादक ट्याब	दिशानिर्देशहरू
सामान्य	सुनिश्चित गर्नुहोस् कि निम्न प्यारामिटरहरू सही रूपमा प्रविष्ट गरिएको छ: • यन्त्रको लागि गति ग्रेड। • मेमोरी घडी आवृत्ति। • PLL सन्दर्भ घडी आवृत्ति।
मेमोरी	• मा प्यारामिटरहरू प्रविष्ट गर्न तपाईंको मेमोरी उपकरणको लागि डाटा पानालाई सन्दर्भ गर्नुहोस् मेमोरी ट्याब। • तपाईंले ALERT# पिनको लागि एक विशेष स्थान पनि प्रविष्ट गर्नुपर्छ। (DDR4 मेमोरी प्रोटोकलमा मात्र लागू हुन्छ।)
मेम I/O	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ मेम I/O ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले इष्टतम समाप्ति सेटिङहरू प्राप्त गर्न बोर्ड सिमुलेशन प्रदर्शन गर्नुपर्छ।
FPGA I/O	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ FPGA I/O ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले उपयुक्त I/O मानकहरू चयन गर्न सम्बन्धित IBIS मोडेलहरूसँग बोर्ड सिमुलेशन प्रदर्शन गर्नुपर्छ।
मेम समय	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ मेम समय ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले आफ्नो मेमोरी यन्त्रको डेटा पाना अनुसार प्यारामिटरहरू प्रविष्ट गर्नुपर्छ।
बोर्ड	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ बोर्ड ट्याब। • उन्नत डिजाइन प्रमाणीकरण र सही समय बन्दको लागि, तपाईंले सटीक इन्टरसिम्बोल हस्तक्षेप (ISI) / क्रसस्टक र बोर्ड र प्याकेज स्क्यू जानकारी प्राप्त गर्न बोर्ड सिमुलेशन प्रदर्शन गर्नुपर्छ, र यसलाई प्रविष्ट गर्नुहोस्। बोर्ड ट्याब।
नियन्त्रक	तपाईंको मेमोरी नियन्त्रकको लागि इच्छित कन्फिगरेसन र व्यवहार अनुसार नियन्त्रक प्यारामिटरहरू सेट गर्नुहोस्।
निदान	तपाईं मा प्यारामिटरहरू प्रयोग गर्न सक्नुहुन्छ निदान तपाईंको मेमोरी इन्टरफेस परीक्षण र डिबग गर्न मद्दत गर्न ट्याब।
Exampले डिजाइनहरू	द Exampले डिजाइनहरू ट्याबले तपाईंलाई डिजाइन पूर्व उत्पन्न गर्न दिन्छampसंश्लेषण र सिमुलेशन को लागी। उत्पन्न डिजाइन पूर्वample एक पूर्ण EMIF प्रणाली हो जसमा EMIF IP र ड्राइभर हुन्छ जसले मेमोरी इन्टरफेसलाई मान्य गर्न अनियमित ट्राफिक उत्पन्न गर्दछ।

व्यक्तिगत प्यारामिटरहरूमा विस्तृत जानकारीको लागि, Intel Stratix 10 External Memory Interfaces IP प्रयोगकर्ता गाइडमा तपाईंको मेमोरी प्रोटोकलको लागि उपयुक्त अध्यायलाई सन्दर्भ गर्नुहोस्।

सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample

Intel Stratix 10 विकास किटको लागि, धेरै जसो Intel Stratix 10 EMIF IP सेटिङहरूलाई तिनीहरूको पूर्वनिर्धारित मानहरूमा छोड्न पर्याप्त छ। संश्लेषण योग्य डिजाइन उत्पन्न गर्न पूर्वample, यी चरणहरू पालना गर्नुहोस्:

1. डायग्नोस्टिक्स ट्याबमा, उपलब्ध डिबगिङ सुविधाहरूमा पहुँच प्रदान गर्न EMIF डिबग टुलकिट/अन-चिप डिबग पोर्ट र इन-सिस्टम-स्रोतहरू-र-प्रोबहरू सक्षम गर्नुहोस्।
2. पूर्व माampले डिजाइन ट्याबमा, सिन्थेसिस बाकस जाँच गरिएको छ भनी सुनिश्चित गर्नुहोस्।
3. EMIF IP कन्फिगर गर्नुहोस् र क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampविन्डोको माथिल्लो दायाँ कुनामा ले डिजाइन गर्नुहोस्।
4. EMIF डिजाइन पूर्वको लागि निर्देशिका निर्दिष्ट गर्नुहोस्ample र OK मा क्लिक गर्नुहोस्। EMIF डिजाइनको सफल पुस्ता पूर्वample निम्न सिर्जना गर्दछ fileqii डाइरेक्टरी अन्तर्गत सेट गर्नुहोस्।

चित्र 3. उत्पन्न सिन्थेसाइजेबल डिजाइन पूर्वample File संरचना

नोट: यदि तपाईंले सिमुलेशन वा सिन्थेसिस चेकबक्स चयन गर्नुभएन भने, गन्तव्य डाइरेक्टरीमा प्लेटफर्म डिजाइनर डिजाइन समावेश हुनेछ। files, जुन इन्टेल क्वार्टस प्राइम सफ्टवेयरले सीधा कम्पाइल गर्न सक्दैन, तर हुन सक्छ viewed वा प्लेटफर्म डिजाइनर अन्तर्गत सम्पादन। यस अवस्थामा तपाइँ संश्लेषण र सिमुलेशन उत्पन्न गर्न निम्न आदेशहरू चलाउन सक्नुहुन्छ file सेटहरू।

• कम्पाइल योग्य परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_qii_design.tcl स्क्रिप्ट चलाउनु पर्छ।
• सिमुलेशन परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलाउनु पर्छ।

सम्बन्धित जानकारी

• संश्लेषण पूर्वampपृष्ठ 19 मा le डिजाइन
• DDR10 को लागि Intel Stratix 3 EMIF IP प्यारामिटर विवरण
• DDR10 को लागि Intel Stratix 4 EMIF IP प्यारामिटर विवरण
• QDRII/II+/Xtreme को लागि Intel Stratix 10 EMIF IP प्यारामिटर विवरणहरू
• QDR-IV का लागि Intel Stratix 10 EMIF IP प्यारामिटर विवरणहरू
• RLDRAM 10 को लागि Intel Stratix 3 EMIF IP प्यारामिटर विवरण

EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी
Intel Stratix 10 विकास किटको लागि, धेरै जसो Intel Stratix 10 EMIF IP सेटिङहरूलाई तिनीहरूको पूर्वनिर्धारित मानहरूमा छोड्न पर्याप्त छ। डिजाइन उत्पन्न गर्न पूर्वample को लागी
सिमुलेशन, यी चरणहरू पालना गर्नुहोस्:

1. डायग्नोस्टिक्स ट्याबमा, तपाईं दुई क्यालिब्रेसन मोडहरू बीच छनौट गर्न सक्नुहुन्छ: क्यालिब्रेसन छोड्नुहोस् र पूर्ण क्यालिब्रेसन गर्नुहोस्। (यी मोडहरूमा विवरणहरूको लागि, सिमुलेशन बनाम हार्डवेयर कार्यान्वयनलाई सन्दर्भ गर्नुहोस्, पछि यो अध्यायमा।) सिमुलेशन समय कम गर्न, छिटो सिमुलेशनको लागि Abstract PHY चयन गर्नुहोस्।
2. पूर्व माampले डिजाइन ट्याबमा, सिमुलेशन बाकस जाँच गरिएको छ भनी सुनिश्चित गर्नुहोस्। साथै आवश्यक सिमुलेशन HDL ढाँचा छनौट गर्नुहोस्, या त Verilog वा VHDL।
3. EMIF IP कन्फिगर गर्नुहोस् र क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampविन्डोको माथिल्लो दायाँ कुनामा ले डिजाइन गर्नुहोस्।
4. EMIF डिजाइन पूर्वको लागि निर्देशिका निर्दिष्ट गर्नुहोस्ample र OK मा क्लिक गर्नुहोस्।

EMIF डिजाइनको सफल पुस्ता पूर्वampले बहु सिर्जना गर्दछ file sim/ed_sim डाइरेक्टरी अन्तर्गत विभिन्न समर्थित सिमुलेटरहरूको लागि सेटहरू।

चित्र ४. उत्पन्न सिमुलेशन डिजाइन पूर्वample File संरचना

नोट: यदि तपाईंले सिमुलेशन वा सिन्थेसिस चेकबक्स चयन गर्नुभएन भने, गन्तव्य डाइरेक्टरीमा प्लेटफर्म डिजाइनर डिजाइन समावेश हुनेछ। files, जुन इन्टेल क्वार्टस प्राइम सफ्टवेयरले सीधा कम्पाइल गर्न सक्दैन, तर हुन सक्छ viewed वा प्लेटफर्म डिजाइनर अन्तर्गत सम्पादन। यस अवस्थामा तपाइँ संश्लेषण र सिमुलेशन उत्पन्न गर्न निम्न आदेशहरू चलाउन सक्नुहुन्छ file सेटहरू।

• कम्पाइल योग्य परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_qii_design.tcl स्क्रिप्ट चलाउनु पर्छ।
• सिमुलेशन परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलाउनु पर्छ।

सम्बन्धित जानकारी
• सिमुलेशन उदाampले डिजाइन मा
• Intel Stratix 10 EMIF IP - सिमुलेटिङ मेमोरी IP
• सिमुलेशन बनाम हार्डवेयर कार्यान्वयन सक्रिय

सिमुलेशन बनाम हार्डवेयर कार्यान्वयन
बाह्य मेमोरी इन्टरफेस सिमुलेशनको लागि, तपाईंले आईपी उत्पादनको क्रममा डायग्नोस्टिक्स ट्याबमा क्यालिब्रेसन छोड्नुहोस् वा पूर्ण क्यालिब्रेसन चयन गर्न सक्नुहुन्छ।
EMIF सिमुलेशन मोडेलहरू
यो तालिकाले स्किप क्यालिब्रेसन र पूर्ण क्यालिब्रेसन मोडेलहरूको विशेषताहरू तुलना गर्दछ।

तालिका 2. EMIF सिमुलेशन मोडेलहरू: पूर्ण क्यालिब्रेसन बनाम क्यालिब्रेसन छोड्नुहोस्

क्यालिब्रेसन छोड्नुहोस्	पूर्ण क्यालिब्रेसन
प्रयोगकर्ता तर्कमा केन्द्रित प्रणाली-स्तर सिमुलेशन।	क्यालिब्रेसनमा फोकस गर्दै मेमोरी इन्टरफेस सिमुलेशन।
क्यालिब्रेसनको विवरणहरू क्याप्चर गरिएको छैन।	सबै s कब्जाtagक्यालिब्रेसन को es।
डाटा भण्डारण र पुन: प्राप्त गर्ने क्षमता छ।	लेभलिङ, प्रति-बिट डेस्क्यू, आदि समावेश गर्दछ।
सही दक्षता प्रतिनिधित्व गर्दछ।
बोर्ड स्क्यूलाई विचार गर्दैन।

RTL सिमुलेशन बनाम हार्डवेयर कार्यान्वयन

यो तालिकाले EMIF सिमुलेशन र हार्डवेयर कार्यान्वयन बीचको मुख्य भिन्नताहरू हाइलाइट गर्दछ।

तालिका 3. EMIF RTL सिमुलेशन बनाम हार्डवेयर कार्यान्वयन

RTL सिमुलेशन	हार्डवेयर कार्यान्वयन
Nios® प्रारम्भिकरण र क्यालिब्रेसन कोड समानान्तरमा कार्यान्वयन।	Nios प्रारम्भ र क्यालिब्रेसन कोड क्रमिक रूपमा कार्यान्वयन।
इन्टरफेसहरूले सिमुलेशनमा एकै साथ cal_done संकेत संकेतलाई जोड दिन्छ।	फिटर अपरेसनहरूले क्यालिब्रेसनको क्रम निर्धारण गर्दछ, र इन्टरफेसहरूले एकैसाथ cal_done लाई दाबी गर्दैनन्।

तपाईंले आफ्नो डिजाइनको अनुप्रयोगको लागि ट्राफिक ढाँचाहरूमा आधारित RTL सिमुलेशनहरू चलाउनु पर्छ। नोट गर्नुहोस् कि RTL सिमुलेशनले PCB ट्रेस ढिलाइलाई मोडल गर्दैन जसले RTL सिमुलेशन र हार्डवेयर कार्यान्वयन बीचको विलम्बतामा भिन्नता ल्याउन सक्छ।

मोडलसिमको साथ बाह्य मेमोरी इन्टरफेस आईपी सिमुलेट गर्दै

यो प्रक्रियाले कसरी EMIF डिजाइन पूर्व अनुकरण गर्ने देखाउँछample।

1. Mentor Graphics* ModelSim सफ्टवेयर लन्च गर्नुहोस् र चयन गर्नुहोस् File ➤ डाइरेक्टरी परिवर्तन गर्नुहोस्। उत्पन्न डिजाइन पूर्व भित्र sim/ed_sim/mentor डाइरेक्टरीमा नेभिगेट गर्नुहोस्ampले फोल्डर।
2. प्रमाणित गर्नुहोस् कि ट्रान्सक्रिप्ट विन्डो स्क्रिनको तल प्रदर्शित छ। यदि ट्रान्सक्रिप्ट सञ्झ्याल देखिएन भने, यसलाई क्लिक गरेर प्रदर्शन गर्नुहोस् View ➤ ट्रान्सक्रिप्ट।
3. ट्रान्सक्रिप्ट विन्डोमा, स्रोत msim_setup.tcl चलाउनुहोस्।
4. स्रोत msim_setup.tcl चलिसकेपछि, ट्रान्सक्रिप्ट विन्डोमा ld_debug चलाउनुहोस्।
5. ld_debug चलिरहेको समाप्त भएपछि, वस्तु सञ्झ्याल प्रदर्शित भएको प्रमाणित गर्नुहोस्। यदि वस्तु सञ्झ्याल देखिएन भने, यसलाई क्लिक गरेर प्रदर्शन गर्नुहोस् View ➤ वस्तुहरू।
6. वस्तुहरू सञ्झ्यालमा, तपाईंले दायाँ क्लिक गरेर र Add Wave चयन गरेर सिमुलेट गर्न चाहनुभएको संकेतहरू चयन गर्नुहोस्।
7. तपाईंले सिमुलेशनका लागि सङ्केतहरू चयन गरिसकेपछि, VTranscript विन्डोमा रन-all कार्यान्वयन गर्नुहोस्। सिमुलेशन पूरा नभएसम्म चल्छ।
8. यदि सिमुलेशन देखिएन भने, क्लिक गर्नुहोस् View ➤ लहर।

सम्बन्धित जानकारी
Intel Stratix 10 EMIF IP - सिमुलेटिङ मेमोरी आईपी

Intel Stratix 10 EMIF IP को लागि पिन प्लेसमेन्ट

यो विषयले पिन प्लेसमेन्टको लागि दिशानिर्देशहरू प्रदान गर्दछ।

माथिview

Intel Stratix 10 FPGA सँग निम्न संरचना छ:

• प्रत्येक यन्त्रमा 2 र 3 I/O स्तम्भहरू छन्।
• प्रत्येक I/O स्तम्भमा 12 I/O बैंकहरू सम्म हुन्छन्।
• प्रत्येक I/O बैंकले 4 लेनहरू समावेश गर्दछ।
• प्रत्येक लेनमा 12 सामान्य-उद्देश्य I/O (GPIO) पिनहरू छन्।

सामान्य पिन दिशानिर्देशहरू
निम्न बिन्दुहरूले सामान्य पिन दिशानिर्देशहरू प्रदान गर्दछ:

• निश्चित गर्नुहोस् कि दिइएको बाह्य मेमोरी इन्टरफेसका लागि पिनहरू एकल I/O स्तम्भ भित्र छन्।
• धेरै बैंकहरू फैलाउने इन्टरफेसहरूले निम्न आवश्यकताहरू पूरा गर्नुपर्छ:
  • बैंकहरू एकअर्काको छेउमा हुनुपर्छ। छेउछाउका बैंकहरूको जानकारीको लागि, Intel Stratix 10 External Memory Interfaces IP प्रयोगकर्ता गाइड हेर्नुहोस्।
  • ठेगाना र कमाण्ड बैंक विलम्बता कम गर्न केन्द्र बैंकमा रहनु पर्छ। यदि मेमोरी इन्टरफेसले समान संख्यामा बैंकहरू प्रयोग गर्दछ भने, ठेगाना र कमाण्ड बैंक दुई केन्द्र बैंकहरू मध्ये कुनै एकमा रहन सक्छ।
• प्रयोग नगरिएका पिनहरू सामान्य-उद्देश्य I/O पिनको रूपमा प्रयोग गर्न सकिन्छ।
• सबै ठेगाना र आदेश र सम्बन्धित पिनहरू एउटै बैंक भित्र रहनु पर्छ।
• ठेगाना र कमाण्ड र डाटा पिनहरूले निम्न सर्तहरूमा बैंक साझेदारी गर्न सक्छन्:
  • ठेगाना र आदेश र डाटा पिनहरूले I/O लेन साझेदारी गर्न सक्दैन।
  • ठेगाना र आदेश बैंकमा प्रयोग नगरिएको I/O लेन मात्र डाटा पिनका लागि प्रयोग गर्न सकिन्छ।

तालिका ४. सामान्य पिन अवरोधहरू

सिग्नल प्रकार	बाधा
डाटा स्ट्रोब	DQ समूहसँग सम्बन्धित सबै संकेतहरू समान I/O लेनमा रहनु पर्छ।
डाटा	सम्बन्धित DQ पिनहरू एउटै I/O लेनमा रहनु पर्छ। द्विदिशात्मक डेटा लाइनहरूलाई समर्थन नगर्ने प्रोटोकलहरूका लागि, पढ्ने सङ्केतहरूलाई लेखन सङ्केतहरूबाट छुट्टै समूहबद्ध गरिनुपर्छ।
ठेगाना र आदेश	ठेगाना र कमाण्ड पिनहरू I/O बैंक भित्र पूर्वनिर्धारित स्थानहरूमा रहनु पर्छ।

छेउछाउका बैंकहरू

बैंकहरू छेउछाउको मान्नको लागि, तिनीहरू उही I/O स्तम्भमा रहनु पर्छ, बैंकहरू छेउछाउ छन् वा छैनन् भनेर निर्धारण गर्न, Stratix 10 सामान्य उद्देश्य I मा अवस्थित Stratix 10 Devices खण्डमा Modular I/O बैंकहरूको स्थान र पिन गणनाहरू हेर्नुहोस्। /ओ
प्रयोगकर्ता गाइड।

Stratix 10 सामान्य उद्देश्य I/O प्रयोगकर्ता गाइडमा तालिकाहरू सन्दर्भ गर्दा, ' - ' प्रतीक उपस्थित नभएसम्म, देखाइएका सबै बैंकहरू छेउछाउमा छन् भनी मान्न सुरक्षित छ; एक '-' प्रतीकले बैंक प्याकेजको लागि बाँडिएको छैन भनेर संकेत गर्दछ।
पिन असाइनमेन्टहरू

सबै EMIF I/O पिनहरूका लागि स्थानहरू निर्धारण गर्न तपाईंले आफ्नो यन्त्रको लागि पिन तालिका सन्दर्भ गर्नुपर्छ। पिन तालिकालाई सन्दर्भ गर्दा, बैंक नम्बरहरू, I/O बैंक सूचकांकहरू, र पिन नामहरू प्रदान गरिन्छ। तपाईंले Intel FPGA मा अवस्थित Stratix 10 योजना तालिकामा ठेगाना र आदेश पिनको लागि पिन सूचकांकहरू फेला पार्न सक्नुहुन्छ। webसाइट। तपाईं विभिन्न तरिकामा पिन असाइनमेन्टहरू प्रदर्शन गर्न सक्नुहुन्छ। सिफारिस गरिएको दृष्टिकोण भनेको म्यानुअल रूपमा केही इन्टरफेस संकेतहरू सीमित गर्नु हो र इंटेल क्वार्टस प्राइम फिटरलाई बाँकी ह्यान्डल गर्न दिनुहोस्। यो विधिले केही इन्टरफेस पिनहरूको लागि कानूनी स्थितिहरू फेला पार्न र .qsf मार्फत तिनीहरूलाई असाइन गर्नको लागि पिन टेबलहरूसँग परामर्श गर्ने समावेश गर्दछ। file जुन EMIF डिजाइन पूर्वसँग उत्पन्न हुन्छample। I/O प्लेसमेन्टको यस विधिको लागि, तपाईंले निम्न संकेतहरूलाई सीमित गर्नुपर्छ:

• CK0
• प्रति समूह एक DQS पिन
• PLL सन्दर्भ घडी
• RZQ

माथिका बाधाहरूको आधारमा, Intel Quartus Prime Fitter आवश्यक अनुसार प्रत्येक लेन भित्र पिन घुमाउँछ। निम्न चित्रले एक पूर्व चित्रण गर्दछampनिम्न चयनहरूसँग DDR3 x72 इन्टरफेसको लागि पिन असाइनमेन्टहरू:

• ठेगाना र आदेश पिन बैंक 2M मा राखिएको छ र 3 लेन आवश्यक छ।
  • CK0 बैंक 8M मा 2 पिन गर्न बाध्य छ।
  • PLL सन्दर्भ घडी पिनहरू बैंक 24M मा पिन 25 र 2 मा सीमित छन्।
  • RZQ बैंक 26M मा 2 पिन गर्न बाध्य छ।
• डाटा बैंक 2N, 2M, र 2L मा राखिएको छ, र 9 लेन आवश्यक छ।
  • DQS समूह 1-4 बैंक 2N मा राखिएको छ।
  • DQS समूह 0 बैंक 2M मा राखिएको छ।
  • DQS समूह 5-8 लाई बैंक 2L मा राखिएको छ।

चित्र ५. पिन असाइनमेन्ट उदाample: DDR3 x73 इन्टरफेस

यस मा पूर्वample, CK0 लाई बैंक 8M मा 2 पिन गर्न बाधा पुर्‍याउन, तपाईंले .qsf मा निम्न लाइन थप्नु हुनेछ। fileउपयुक्त पिन तालिकामा आधारित:

माथिको पिन असाइनमेन्टको ढाँचा सबै पिनहरूमा लागू गर्न सकिन्छ:

सम्बन्धित जानकारी

• Intel Stratix 10 उपकरणहरूमा मोड्युलर I/O बैंकहरू
• Intel Stratix 10 EMIF IP DDR3
• DDR10 को लागि Intel Stratix 4 EMIF IP
• QDRII/II+/Xtreme को लागि Intel Stratix 10 EMIF IP
• QDR-IV को लागि Intel Stratix 10 EMIF IP
• RLDRAM 10 को लागि Intel Stratix 3 EMIF IP

Intel Stratix 10 EMIF Design Ex को कम्पाइलिङ र प्रोग्रामिङample

तपाईंले .qsf मा आवश्यक पिन असाइनमेन्ट गरेपछि file, तपाईं डिजाइन पूर्व कम्पाइल गर्न सक्नुहुन्छampइंटेल क्वार्टस प्राइम सफ्टवेयरमा।

1. डिजाइन पूर्व समावेश इंटेल क्वार्टस प्राइम फोल्डरमा नेभिगेट गर्नुहोस्ampले डाइरेक्टरी।
2. इंटेल क्वार्टस प्राइम प्रोजेक्ट खोल्नुहोस् file, (.qpf)।
3. संकलन सुरु गर्न, प्रशोधन ➤ संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्। संकलनको सफल समापनले .sof उत्पन्न गर्छ file, जसले डिजाइनलाई हार्डवेयरमा चलाउन सक्षम बनाउँछ।
4. कम्पाइल गरिएको डिजाइनको साथ आफ्नो यन्त्रलाई प्रोग्राम गर्न, Tools ➤ Programmer मा क्लिक गरेर प्रोग्रामर खोल्नुहोस्।
5. प्रोग्रामरमा, समर्थित यन्त्रहरू पत्ता लगाउन स्वत: पत्ता लगाउन क्लिक गर्नुहोस्।
6. Intel Stratix 10 उपकरण चयन गर्नुहोस् र त्यसपछि परिवर्तन चयन गर्नुहोस् File.
7. उत्पन्न ed_synth.sof मा नेभिगेट गर्नुहोस् file र खोल्नुहोस् चयन गर्नुहोस्।
8. Intel Stratix 10 उपकरण प्रोग्रामिङ सुरु गर्न सुरु गर्नुहोस् क्लिक गर्नुहोस्। जब उपकरण सफलतापूर्वक प्रोग्राम गरिएको छ, विन्डोको शीर्ष-दायाँ मा प्रगति पट्टी 100% (सफल) संकेत गर्नुपर्छ।

Intel Stratix 10 EMIF Design Ex लाई डिबग गर्दैample
EMIF डिबग टूलकिट बाह्य मेमोरी इन्टरफेस डिजाइनहरू डिबग गर्न मद्दत गर्न उपलब्ध छ। टूलकिटले तपाईंलाई पढ्न र लेख्ने मार्जिनहरू प्रदर्शन गर्न र आँखा रेखाचित्रहरू उत्पन्न गर्न अनुमति दिन्छ। तपाईंले Intel Stratix 10 विकास किट प्रोग्राम गरिसकेपछि, तपाईंले EMIF डिबग टूलकिट प्रयोग गरेर यसको सञ्चालन प्रमाणित गर्न सक्नुहुन्छ।

1. EMIF Debug Toolkit सुरु गर्न, Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit मा नेभिगेट गर्नुहोस्।
2. जडानहरू सुरु गर्नुहोस् क्लिक गर्नुहोस्।
3. यन्त्रमा परियोजना लिङ्क क्लिक गर्नुहोस्। एउटा विन्डो देखिन्छ; प्रमाणित गर्नुहोस् कि सही उपकरण चयन गरिएको छ र सही .sof file चयन गरिएको छ।
4. मेमोरी इन्टरफेस जडान सिर्जना गर्नुहोस् क्लिक गर्नुहोस्। ठीक क्लिक गरेर पूर्वनिर्धारित सेटिङहरू स्वीकार गर्नुहोस्।

Intel Stratix 10 विकास किट अब EMIF Debug Toolkit सँग काम गर्न सेट अप गरिएको छ, र तपाइँले सम्बन्धित विकल्पमा डबल-क्लिक गरेर निम्न रिपोर्टहरू उत्पन्न गर्न सक्नुहुन्छ:

• क्यालिब्रेसन पुन: चलाउनुहोस्। प्रत्येक DQ/DQS पिनको लागि मार्जिनहरू सहित प्रति DQ/DQS समूहमा क्यालिब्रेसन स्थिति संक्षेपमा एक क्यालिब्रेसन रिपोर्ट उत्पादन गर्दछ।
• चालक मार्जिन। प्रति I/O पिन पढ्ने र लेख्ने मार्जिनहरू संक्षेप गर्दै रिपोर्ट उत्पादन गर्दछ। यो क्यालिब्रेसन मार्जिनिङ भन्दा फरक छ किनभने ड्राइभर मार्जिनिङ क्यालिब्रेसनको समयमा भन्दा प्रयोगकर्ता मोड ट्राफिकको समयमा क्याप्चर गरिन्छ।
• आँखा रेखाचित्र उत्पन्न गर्नुहोस्। क्यालिब्रेसन डेटा ढाँचाहरूमा आधारित प्रत्येक DQ पिनको लागि आँखा रेखाचित्रहरू पढ्न र लेख्ने उत्पन्न गर्दछ।
• समाप्ति क्यालिब्रेट गर्नुहोस्। विभिन्न समाप्ति मानहरू स्वीप गर्दछ र प्रत्येक समाप्ति मानले प्रदान गर्ने मार्जिनहरू रिपोर्ट गर्दछ। मेमोरी इन्टरफेसको लागि इष्टतम समाप्ति चयन गर्न मद्दत गर्न यो सुविधा प्रयोग गर्नुहोस्।

सम्बन्धित जानकारी
Intel Stratix 10 EMIF IP डिबगिङ

डिजाइन पूर्वampबाह्य मेमोरी इन्टरफेसको लागि विवरण Intel Stratix 10 FPGA IP

जब तपाइँ आफ्नो EMIF आईपी प्यारामिटराइज गर्नुहुन्छ र उत्पन्न गर्नुहुन्छ, तपाइँ निर्दिष्ट गर्न सक्नुहुन्छ कि प्रणालीले सिमुलेशन र संश्लेषणको लागि डाइरेक्टरीहरू सिर्जना गर्दछ। file सेट गर्नुहोस्, र उत्पन्न गर्नुहोस् file स्वचालित रूपमा सेट हुन्छ। यदि तपाइँ पूर्व अन्तर्गत सिमुलेशन वा संश्लेषण चयन गर्नुहुन्छampले डिजाइन Fileपूर्व मा एसampले डिजाइन ट्याबमा, प्रणालीले पूर्ण सिमुलेशन सिर्जना गर्दछ file सेट वा पूर्ण संश्लेषण file सेट, आफ्नो चयन अनुसार।

संश्लेषण पूर्वampले डिजाइन

संश्लेषण पूर्वampले डिजाइनले तलको चित्रमा देखाइएको प्रमुख ब्लकहरू समावेश गर्दछ।

• एक ट्राफिक जेनेरेटर, जुन एक संश्लेषण योग्य Avalon®-MM होample ड्राइभर जसले ठेगानाहरूको प्यारामिटराइज्ड संख्यामा पढ्ने र लेख्ने छद्म-यादृच्छिक ढाँचा लागू गर्दछ। ट्राफिक जेनरेटरले मेमोरीबाट पढिएको डाटालाई लिखित डाटासँग मेल खान्छ र अन्यथा असफल भएको दाबी गर्नको लागि निगरानी गर्दछ।
• मेमोरी इन्टरफेसको एक उदाहरण, जसमा समावेश छ:
  • Avalon-MM इन्टरफेस र AFI इन्टरफेस बीच मध्यस्थता गर्ने मेमोरी नियन्त्रक।
  • PHY, जसले मेमोरी नियन्त्रक र बाह्य मेमोरी उपकरणहरू बीचको इन्टरफेसको रूपमा काम गर्दछ पढ्न र लेख्ने कार्यहरू गर्न।

चित्र ५. संश्लेषण उदाampले डिजाइन

यदि तपाइँ Ping Pong PHY सुविधा प्रयोग गर्दै हुनुहुन्छ भने, संश्लेषण पूर्वample डिजाइनले दुई स्वतन्त्र मेमोरी यन्त्रहरूमा दुई स्वतन्त्र नियन्त्रकहरू र एक साझा PHY मार्फत आदेश जारी गर्ने दुई ट्राफिक जेनेरेटरहरू समावेश गर्दछ, निम्न चित्रमा देखाइएको छ।

चित्र ५. संश्लेषण उदाampपिंग पोंग PHY को लागि डिजाइन

यदि तपाइँ RLDRAM 3 प्रयोग गर्दै हुनुहुन्छ भने, संश्लेषणमा ट्राफिक जनरेटर पूर्वampले डिजाइनले AFI प्रयोग गरी PHY सँग सीधै सञ्चार गर्छ, जस्तै निम्न चित्रमा देखाइएको छ।

चित्र ५. संश्लेषण उदाampRLDRAM 3 इन्टरफेसहरूको लागि डिजाइन

नोट: यदि एक वा बढी PLL साझेदारी मोड, DLL साझेदारी मोड, वा OCT साझेदारी मोड प्यारामिटरहरू नो सेयरिङ बाहेक कुनै पनि मानमा सेट गरिएको छ भने, संश्लेषण पूर्वample डिजाइनले दुई ट्राफिक जेनरेटर/मेमोरी इन्टरफेस उदाहरणहरू समावेश गर्नेछ। दुई ट्राफिक जेनेरेटर/मेमोरी इन्टरफेस उदाहरणहरू साझा PLL/DLL/OCT जडानहरू द्वारा मात्र प्यारामिटर सेटिङहरू द्वारा परिभाषित गरिएको छ। ट्राफिक जनरेटर/मेमोरी इन्टरफेस उदाहरणहरूले तपाइँ कसरी तपाइँको आफ्नै डिजाइनहरूमा त्यस्ता जडानहरू बनाउन सक्नुहुन्छ भनेर प्रदर्शन गर्दछ।
नोट: तेस्रो-पक्ष संश्लेषण प्रवाह Intel Quartus प्राइम मानक संस्करण प्रयोगकर्ता गाइडमा वर्णन गरिए अनुसार: तेस्रो-पक्ष संश्लेषण EMIF IP को लागि समर्थित प्रवाह होइन।
सम्बन्धित जानकारी
सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample on

सिमुलेशन पूर्वampले डिजाइन
सिमुलेशन पूर्वampले डिजाइनले निम्न चित्रमा देखाइएका प्रमुख ब्लकहरू समावेश गर्दछ।

• संश्लेषण को एक उदाहरण पूर्वampले डिजाइन। अघिल्लो खण्डमा वर्णन गरिए अनुसार, संश्लेषण पूर्वampले डिजाइनले ट्राफिक जेनरेटर र मेमोरी इन्टरफेसको उदाहरण समावेश गर्दछ। यी ब्लकहरू द्रुत सिमुलेशनका लागि उपयुक्त भएमा अमूर्त सिमुलेशन मोडेलहरूमा पूर्वनिर्धारित हुन्छन्।
• मेमोरी मोडेल, जुन सामान्य मोडेलको रूपमा कार्य गर्दछ जुन मेमोरी प्रोटोकल विशिष्टताहरूको पालना गर्दछ। प्रायः, मेमोरी विक्रेताहरूले तिनीहरूको विशिष्ट मेमोरी कम्पोनेन्टहरूको लागि सिमुलेशन मोडेलहरू प्रदान गर्दछ जुन तपाईंले तिनीहरूबाट डाउनलोड गर्न सक्नुहुन्छ। webसाइटहरू।
• एक स्थिति परीक्षक, जसले बाह्य मेमोरी इन्टरफेस आईपी र ट्राफिक जनरेटरबाट स्थिति संकेतहरू निगरानी गर्दछ, समग्र पास वा असफल अवस्था संकेत गर्न।

चित्र 9. सिमुलेशन उदाampले डिजाइन

यदि तपाइँ Ping Pong PHY सुविधा प्रयोग गर्दै हुनुहुन्छ भने, सिमुलेशन पूर्वample डिजाइनले दुई स्वतन्त्र मेमोरी यन्त्रहरूमा दुई स्वतन्त्र नियन्त्रकहरू र एक साझा PHY मार्फत आदेश जारी गर्ने दुई ट्राफिक जेनेरेटरहरू समावेश गर्दछ, निम्न चित्रमा देखाइएको छ।

चित्र 10. सिमुलेशन उदाampपिंग पोंग PHY को लागि डिजाइन

यदि तपाइँ RLDRAM 3 प्रयोग गर्दै हुनुहुन्छ भने, सिमुलेशनमा ट्राफिक जनरेटर पूर्वampले डिजाइनले AFI प्रयोग गरी PHY सँग सीधै सञ्चार गर्छ, जस्तै निम्न चित्रमा देखाइएको छ।

चित्र 11. सिमुलेशन उदाampRLDRAM 3 इन्टरफेसहरूको लागि डिजाइन

सम्बन्धित जानकारी
EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी le

Exampले डिजाइन इन्टरफेस ट्याब
प्यारामिटर सम्पादकले पूर्व समावेश गर्दछampले डिजाइन ट्याब जसले तपाइँलाई तपाइँको पूर्व प्यारामिटराइज गर्न र उत्पन्न गर्न अनुमति दिन्छample designs.l
उपलब्ध पूर्वampले डिजाइन खण्ड
चयन डिजाइन पुलडाउनले तपाईंलाई इच्छित पूर्व चयन गर्न अनुमति दिन्छampले डिजाइन। वर्तमानमा, EMIF Exampले डिजाइन मात्र उपलब्ध विकल्प हो, र पूर्वनिर्धारित रूपमा चयन गरिएको छ।

बाह्य मेमोरी इन्टरफेसका लागि कागजात संशोधन इतिहास Intel Stratix 10 FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	परिवर्तनहरू
2021.03.29	21.1	• मा Exampले डिजाइन द्रुत सुरुवात अध्याय, NCSim* सिम्युलेटरमा हटाइएका सन्दर्भहरू।
2018.09.24	18.1	• मा अद्यावधिक गरिएको तथ्याङ्क सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample र EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषयहरू।
2018.05.07	18.0	• बाट कागजात शीर्षक परिवर्तन गरियो Intel Stratix 10 बाह्य मेमोरी इन्टरफेस आईपी डिजाइन पूर्वampले प्रयोगकर्ता गाइड को बाह्य मेमोरी इन्टरफेस Intel Stratix 10 FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड. • सही बुलेट बिन्दु भित्र माथिview को खण्ड Intel Stratix 10 EMIF IP को लागि पिन प्लेसमेन्ट विषय।

मिति	संस्करण	परिवर्तनहरू
नोभेम्बर २०२३	2017.11.06	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

कागजातहरू / स्रोतहरू

इंटेल बाह्य मेमोरी इन्टरफेस Intel Stratix 10 FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड बाह्य मेमोरी इन्टरफेस Intel Stratix 10 FPGA IP डिजाइन पूर्वample, बाह्य, मेमोरी इन्टरफेस Intel Stratix 10 FPGA IP डिजाइन पूर्वample, Intel Stratix 10 FPGA IP डिजाइन पूर्वample, 10 FPGA IP डिजाइन पूर्वample

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका