F-Tile DisplayPort FPGA IP डिजाइन पूर्वample
प्रयोगकर्ता गाइड
F-Tile DisplayPort FPGA IP डिजाइन पूर्वample
Intel® Quartus® Prime Design Suite: 22.2 IP संस्करण: 21.0.1 को लागि अद्यावधिक गरिएको
डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वampद्रुत सुरुवात गाइड
DisplayPort Intel® F-tile यन्त्रहरूमा सिमुलेटिंग टेस्टबेन्च र हार्डवेयर डिजाइनको सुविधा छ जसले FPGA IP डिजाइन पूर्व कम्पाइलेशन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ।ampIntel Agilex™ को लागी
DisplayPort Intel FPGA IP ले निम्न डिजाइन पूर्व प्रदान गर्दछamples:
- Pixel Clock Recovery (PCR) मोड्युल बिना DisplayPort SST समानान्तर लुपब्याक
- AXIS भिडियो इन्टरफेसको साथ DisplayPort SST समानान्तर लूपब्याक
जब तपाइँ एक डिजाइन पूर्व उत्पन्न गर्नुहुन्छampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ।
चित्र १. विकास एसtages
सम्बन्धित जानकारी
- DisplayPort Intel FPGA IP प्रयोगकर्ता गाइड
- इंटेल क्वार्टस प्राइम प्रो संस्करणमा माइग्रेट गर्दै
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001:2015 दर्ता गरिएको
२.१। निर्देशिका संरचना
चित्र 2. निर्देशिका संरचना
तालिका ६. डिजाइन उदाampकम्पोनेन्टहरू
| फोल्डरहरू | Files |
| rtl/core | dp_core.ip |
| dp_rx। ip | |
| dp_tx। ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX भवन ब्लक) |
| dp_rx_data_fifo । ip | |
| rx_top_phy। sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX भवन ब्लक) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
१.१। हार्डवेयर र सफ्टवेयर आवश्यकताहरू
Intel ले डिजाइन पूर्व परीक्षण गर्न निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्दछampLe:
हार्डवेयर
- Intel Agilex I-Series विकास किट
- डिस्प्लेपोर्ट स्रोत GPU
- डिस्प्लेपोर्ट सिंक (मोनिटर)
- Bitec DisplayPort FMC छोरी कार्ड संशोधन 8C
- डिस्प्लेपोर्ट केबलहरू
सफ्टवेयर
- इंटेल क्वार्टस® प्राइम
- Synopsys * VCS सिम्युलेटर
१.२। डिजाइन उत्पन्न गर्दै
डिजाईन पूर्व उत्पन्न गर्न Intel Quartus प्राइम सफ्टवेयरमा DisplayPort Intel FPGA IP प्यारामिटर सम्पादक प्रयोग गर्नुहोस्।ample।
चित्र ३. डिजाइन प्रवाह उत्पन्न गर्दै
- उपकरणहरू ➤ IP क्याटलग चयन गर्नुहोस्, र लक्षित उपकरण परिवारको रूपमा Intel Agilex F-tile चयन गर्नुहोस्।
नोट: डिजाइन पूर्वample ले मात्र Intel Agilex F-tile उपकरणहरूलाई समर्थन गर्दछ। - IP क्याटलगमा, DisplayPort Intel FPGA IP पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
- तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
- यन्त्र फिल्डमा Intel Agilex F-tile उपकरण चयन गर्नुहोस्, वा पूर्वनिर्धारित Intel Quartus प्राइम सफ्टवेयर उपकरण चयन राख्नुहोस्।
- ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
- TX र RX दुवैका लागि चाहिने प्यारामिटरहरू कन्फिगर गर्नुहोस्।
- डिजाइन अन्तर्गत पूर्वample ट्याबमा, PCR बिना DisplayPort SST समानान्तर लूपब्याक चयन गर्नुहोस्।
- टेस्टबेन्च उत्पन्न गर्न सिमुलेशन चयन गर्नुहोस्, र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस चयन गर्नुहोस्।ample। तपाईंले डिजाइन पूर्व उत्पन्न गर्न यी विकल्पहरू मध्ये कम्तिमा एउटा चयन गर्नुपर्छample files यदि तपाईंले दुवै चयन गर्नुभयो भने, जेनेरेशन समय लामो हुन्छ।
- लक्ष्य विकास किटको लागि, Intel Agilex I-Series SOC विकास किट चयन गर्नुहोस्। यसले चरण 4 मा चयन गरिएको लक्ष्य यन्त्रलाई विकास किटमा रहेको यन्त्रसँग मिलाउन परिवर्तन गराउँछ। Intel Agilex I-Series SOC विकास किटको लागि, पूर्वनिर्धारित उपकरण AGIB027R31B1E2VR0 हो।
- क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन।
१.४। डिजाइन अनुकरण गर्दै
डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वample testbench ले TX उदाहरणबाट RX उदाहरणमा क्रमिक लुपब्याक डिजाइनको अनुकरण गर्दछ। एउटा आन्तरिक भिडियो ढाँचा जेनेरेटर मोड्युलले DisplayPort TX उदाहरणलाई ड्राइभ गर्छ र RX उदाहरण भिडियो आउटपुट testbench मा CRC चेकरहरूमा जडान हुन्छ।
चित्र ४. डिजाइन सिमुलेशन प्रवाह
- Synopsys सिम्युलेटर फोल्डरमा जानुहोस् र VCS चयन गर्नुहोस्।
- सिमुलेशन लिपि चलाउनुहोस्।
स्रोत vcs_sim.sh - स्क्रिप्टले क्वार्टस TLG, कम्पाइल र सिम्युलेटरमा टेस्टबेन्च चलाउँछ।
- नतिजा विश्लेषण गर्नुहोस्।
एक सफल सिमुलेशन स्रोत र सिंक SRC तुलना संग समाप्त हुन्छ।
१.५ डिजाइन संकलन र परीक्षण
चित्र 5. डिजाइन कम्पाइलिङ र सिमुलेट गर्दै
हार्डवेयर पूर्व मा एक प्रदर्शन परीक्षण कम्पाइल र चलाउनampडिजाइन, यी चरणहरू पालना गर्नुहोस्:
- हार्डवेयर पूर्व सुनिश्चित गर्नुहोस्ampले डिजाइन उत्पादन पूरा भयो।
- Intel Quartus Prime Pro Edition सफ्टवेयर लन्च गर्नुहोस् र खोल्नुहोस् / quartus/agi_dp_demo.qpf।
- क्लिक गर्नुहोस् प्रशोधन ➤ संकलन सुरु गर्नुहोस्।
- सफल संकलन पछि, Intel Quartus Prime Pro Edition सफ्टवेयरले .sof उत्पन्न गर्दछ file तपाइँको निर्दिष्ट निर्देशिका मा।
- Bitec बेटी कार्डमा रहेको DisplayPort RX कनेक्टरलाई PC मा ग्राफिक्स कार्ड जस्ता बाह्य डिस्प्लेपोर्ट स्रोतमा जडान गर्नुहोस्।
- Bitec बेटी कार्डमा रहेको DisplayPort TX कनेक्टरलाई DisplayPort सिंक यन्त्रमा जडान गर्नुहोस्, जस्तै भिडियो विश्लेषक वा PC मोनिटर।
- विकास बोर्डमा भएका सबै स्विचहरू पूर्वनिर्धारित स्थितिमा छन् भनी सुनिश्चित गर्नुहोस्।
- उत्पन्न .sof प्रयोग गरी विकास बोर्डमा चयन गरिएको Intel Agilex F-Tile उपकरण कन्फिगर गर्नुहोस्। file (उपकरणहरू ➤ प्रोग्रामर)।
- डिस्प्लेपोर्ट सिंक उपकरणले भिडियो स्रोतबाट उत्पन्न भिडियो प्रदर्शन गर्दछ।
सम्बन्धित जानकारी
Intel Agilex I-Series FPGA विकास किट प्रयोगकर्ता गाइड/
१.५.१। ELF पुन: उत्पन्न गर्दै File
पूर्वनिर्धारित रूपमा, ELF file तपाईँले गतिशील डिजाइन पूर्व उत्पन्न गर्दा उत्पन्न हुन्छample।
यद्यपि, केही अवस्थामा, तपाईंले ELF पुन: उत्पन्न गर्न आवश्यक छ file यदि तपाइँ सफ्टवेयर परिमार्जन गर्नुहुन्छ file वा dp_core.qsys पुन: उत्पन्न गर्नुहोस् file। dp_core.qsys पुन: उत्पन्न गर्दै file .sopcinfo अपडेट गर्दछ file, जसको लागि तपाईले ELF पुन: उत्पन्न गर्न आवश्यक छ file.
- जाऊ त्यहाँ /सफ्टवेयर र आवश्यक भएमा कोड सम्पादन गर्नुहोस्।
- जाऊ त्यहाँ /script र निम्न निर्माण स्क्रिप्ट कार्यान्वयन गर्नुहोस्: स्रोत build_sw.sh
• Windows मा, Nios II कमाण्ड शेल खोज्नुहोस् र खोल्नुहोस्। Nios II कमाण्ड शेलमा, जानुहोस् /script र कार्यान्वयन स्रोत build_sw.sh।
नोट: Windows 10 मा बिल्ड स्क्रिप्ट कार्यान्वयन गर्न, तपाइँको प्रणालीलाई लिनक्स (WSL) को लागी Windows सबसिस्टम चाहिन्छ। WSL स्थापना चरणहरूको बारेमा थप जानकारीको लागि, Nios II सफ्टवेयर विकासकर्ता ह्यान्डबुक हेर्नुहोस्।
• Linux मा, प्लेटफर्म डिजाइनर सुरु गर्नुहोस्, र उपकरणहरू ➤ Nios II कमाण्ड शेल खोल्नुहोस्। Nios II कमाण्ड शेलमा, जानुहोस् /script र कार्यान्वयन स्रोत build_sw.sh। - एक .elf सुनिश्चित गर्नुहोस् file मा उत्पन्न हुन्छ /software/ dp_demo।
- उत्पन्न .elf डाउनलोड गर्नुहोस् file .sof पुन: कम्पाइल नगरिकन FPGA मा file निम्न स्क्रिप्ट चलाएर: nios2-डाउनलोड /software/dp_demo/*.elf
- नयाँ सफ्टवेयर प्रभावकारी हुनको लागि FPGA बोर्डमा रिसेट बटन थिच्नुहोस्।
1.6. DisplayPort Intel FPGA IP डिजाइन पूर्वampमापदण्डहरू
तालिका 2. DisplayPort Intel FPGA IP डिजाइन पूर्वampIntel Agilex Ftile उपकरणको लागि QSF बाधा
| QSF अवरोध |
विवरण |
| set_global_assignment -नाम VERILOG_MACRO "__DISPLAYPORT_support__=1" |
Quartus 22.2 पछि, यो QSF बाधा डिस्प्लेपोर्ट अनुकूलन SRC (सफ्ट रिसेट कन्ट्रोलर) प्रवाह सक्षम गर्न आवश्यक छ। |
तालिका 3. DisplayPort Intel FPGA IP डिजाइन पूर्वampइंटेल एजिलेक्स एफ-टाइल उपकरणको लागि प्यारामिटरहरू
| प्यारामिटर | मूल्य | विवरण |
| उपलब्ध डिजाइन पूर्वample | ||
| डिजाईन चयन गर्नुहोस् | • कुनै पनि छैन • PCR बिना डिस्प्लेपोर्ट SST समानान्तर लूपब्याक • AXIS भिडियो इन्टरफेसको साथ डिस्प्लेपोर्ट SST समानान्तर लूपब्याक |
डिजाइन पूर्व चयन गर्नुहोस्ampले उत्पन्न गर्न। कुनै पनि छैन: कुनै डिजाइन पूर्वample हालको प्यारामिटर चयनको लागि उपलब्ध छ। • डिस्प्लेपोर्ट SST PCR बिना समानान्तर लूपब्याक: यो डिजाइन पूर्वample ले तपाइँले भिडियो इनपुट छवि पोर्ट प्यारामिटर सक्षम गर्दा Pixel Clock Recovery (PCR) मोड्युल बिना DisplayPort सिंक देखि DisplayPort स्रोत सम्म समानान्तर लुपब्याक प्रदर्शन गर्दछ। • AXIS भिडियो इन्टरफेसको साथ डिस्प्लेपोर्ट SST समानान्तर लूपब्याक: यो डिजाइन पूर्वample ले AXIS भिडियो इन्टरफेसको साथ DisplayPort सिंक देखि DisplayPort स्रोत सम्म समानान्तर लूपब्याक प्रदर्शन गर्दछ जब सक्रिय भिडियो डेटा प्रोटोकलहरू AXIS-VVP फुलमा सेट गरिन्छ। |
| डिजाइन पूर्वample Files | ||
| सिमुलेशन | खुला बन्द | आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileसिमुलेशन testbench को लागि s। |
| संश्लेषण | खुला बन्द | आवश्यक उत्पन्न गर्न यो विकल्प खोल्नुहोस् fileइंटेल क्वार्टस प्राइम कम्पाइलेशन र हार्डवेयर डिजाइनको लागि। |
| उत्पन्न HDL ढाँचा | ||
| उत्पन्न गर्नुहोस् File ढाँचा | Verilog, VHDL | उत्पन्न डिजाइन पूर्वको लागि आफ्नो मनपर्ने HDL ढाँचा चयन गर्नुहोस्ample fileसेट। नोट: यो विकल्पले उत्पन्न शीर्ष स्तर IP को लागि ढाँचा मात्र निर्धारण गर्दछ files अन्य सबै files (उदाहरणका लागिample testbenches र शीर्ष स्तर files हार्डवेयर प्रदर्शनका लागि) Verilog HDL ढाँचामा छन्। |
| लक्ष्य विकास किट | ||
| बोर्ड चयन गर्नुहोस् | • कुनै विकास किट छैन •Intel Agilex I-Series विकास किट |
लक्षित डिजाइन पूर्वको लागि बोर्ड चयन गर्नुहोस्ample। |
| प्यारामिटर | मूल्य | विवरण |
| • कुनै विकास किट छैन: यो विकल्पले डिजाइन पूर्वका लागि सबै हार्डवेयर पक्षहरू समावेश गर्दैनample। P कोरले सबै पिन असाइनमेन्टहरू भर्चुअल पिनहरूमा सेट गर्दछ। •Intel Agilex I-Series FPGA विकास किट: यो विकल्पले यस विकास किटमा रहेको यन्त्रसँग मेल खाने परियोजनाको लक्षित यन्त्रलाई स्वचालित रूपमा चयन गर्छ। यदि तपाइँको बोर्ड परिमार्जनमा फरक यन्त्र संस्करण छ भने तपाइँ लक्ष्य यन्त्र परिमिति परिवर्तन गर्नुहोस् प्रयोग गरी लक्ष्य यन्त्र परिवर्तन गर्न सक्नुहुन्छ। आईपी कोरले विकास किट अनुसार सबै पिन असाइनमेन्टहरू सेट गर्दछ। नोट: प्रारम्भिक डिजाइन पूर्वample यस क्वार्टस रिलीजमा हार्डवेयरमा कार्यात्मक रूपमा प्रमाणित गरिएको छैन। • अनुकूलन विकास किट: यो विकल्पले डिजाइन पूर्व अनुमति दिन्छampएक Intel FPGA को साथ तेस्रो-पक्ष विकास किटमा परीक्षण गरिनेछ। तपाईंले आफैंमा पिन असाइनमेन्टहरू सेट गर्न आवश्यक हुन सक्छ। |
||
| लक्ष्य उपकरण | ||
| लक्ष्य यन्त्र परिवर्तन गर्नुहोस् | खुला बन्द | यो विकल्प खोल्नुहोस् र विकास किटको लागि मनपर्ने उपकरण संस्करण चयन गर्नुहोस्। |
समानान्तर लूपब्याक डिजाइन पूर्वampलेस
डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्वampलेस पिक्सेल घडी रिकभरी (PCR) मोड्युल बिना DisplayPort RX उदाहरण देखि DisplayPort TX उदाहरणमा समानान्तर लूपब्याक प्रदर्शन गर्दछ।
तालिका 4. DisplayPort Intel FPGA IP डिजाइन पूर्वampLe Intel Agilex F-tile उपकरणको लागि
| डिजाइन पूर्वample | पदनाम | डाटा दर | च्यानल मोड | लुपब्याक प्रकार |
| PCR बिना DisplayPort SST समानान्तर लुपब्याक | डिस्प्लेपोर्ट SST | RBR, HRB, HRB2, HBR3 | सिम्प्लेक्स | PCR बिना समानान्तर |
| AXIS भिडियो इन्टरफेसको साथ DisplayPort SST समानान्तर लूपब्याक | डिस्प्लेपोर्ट SST | RBR, HRB, HRB2, HBR3 | सिम्प्लेक्स | AXIS भिडियो इन्टरफेस संग समानांतर |
२.१। Intel Agilex F-tile DisplayPort SST समानान्तर लूपब्याक डिजाइन सुविधाहरू
SST समानान्तर लुपब्याक डिजाइन पूर्वampलेसले डिस्प्लेपोर्ट सिंकबाट डिस्प्लेपोर्ट स्रोतमा एकल भिडियो स्ट्रिमको प्रसारण प्रदर्शन गर्दछ।
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001:2015 दर्ता गरिएको
चित्र 6. Intel Agilex F-tile DisplayPort SST PCR बिना समानान्तर लूपब्याक
- यस भेरियन्टमा, DisplayPort स्रोतको प्यारामिटर, TX_SUPPORT_IM_ENABLE, खोलिएको छ र भिडियो छवि इन्टरफेस प्रयोग गरिन्छ।
- डिस्प्लेपोर्ट सिङ्कले GPU जस्ता बाह्य भिडियो स्रोतबाट भिडियो र वा अडियो स्ट्रिमिङ प्राप्त गर्छ र यसलाई समानान्तर भिडियो इन्टरफेसमा डिकोड गर्छ।
- डिस्प्लेपोर्ट सिंक भिडियो आउटपुटले प्रत्यक्ष रूपमा डिस्प्लेपोर्ट स्रोत भिडियो इन्टरफेस ड्राइभ गर्दछ र मोनिटरमा प्रसारण गर्नु अघि डिस्प्लेपोर्ट मुख्य लिङ्कमा एन्कोड गर्दछ।
- IOPLL ले डिस्प्लेपोर्ट सिंक र स्रोत भिडियो घडीहरूलाई निश्चित फ्रिक्वेन्सीमा चलाउँछ।
- यदि डिस्प्लेपोर्ट सिंक र स्रोतको MAX_LINK_RATE प्यारामिटर HBR3 मा कन्फिगर गरिएको छ र PIXELS_PER_CLOCK क्वाडमा कन्फिगर गरिएको छ भने, भिडियो घडी 300Kp8 पिक्सेल दर (30/1188 = 4 MHz) समर्थन गर्न 297 मेगाहर्ट्जमा चल्छ।
चित्र 7. Intel Agilex F-tile DisplayPort SST समानान्तर लूपब्याक AXIS भिडियोको साथ इन्टरफेस
- यस भेरियन्टमा, DisplayPort स्रोत र सिंक प्यारामिटर, AXIS-VVP FULL ENABLE ACTIVE VIDEO DATA PROTOCOLS मा चयन गर्नुहोस् Axis Video Data Interface सक्षम गर्न।
- डिस्प्लेपोर्ट सिङ्कले GPU जस्ता बाह्य भिडियो स्रोतबाट भिडियो र वा अडियो स्ट्रिमिङ प्राप्त गर्छ र यसलाई समानान्तर भिडियो इन्टरफेसमा डिकोड गर्छ।
- डिस्प्लेपोर्ट सिंकले भिडियो डेटा स्ट्रिमलाई एक्सिस भिडियो डेटामा रूपान्तरण गर्छ र VVP भिडियो फ्रेम बफर मार्फत डिस्प्लेपोर्ट स्रोत अक्ष भिडियो डेटा इन्टरफेस चलाउँछ। डिस्प्लेपोर्ट स्रोतले अक्ष भिडियो डेटालाई डिस्प्लेपोर्ट मुख्य लिङ्कमा मनिटरमा प्रसारण गर्नु अघि रूपान्तरण गर्दछ।
- यस डिजाइन भेरियन्टमा, त्यहाँ तीन मुख्य भिडियो घडीहरू छन्, अर्थात् rx/tx_axi4s_clk, rx_vid_clk, र tx_vid_clk। axi4s_clk स्रोत र सिंकमा दुबै AXIS मोड्युलहरूको लागि 300 MHz मा चल्छ। rx_vid_clk DP सिंक भिडियो पाइपलाइन 300 MHz मा चलाउँछ (8Kp30 4PIPs सम्म कुनै पनि रिजोल्युसन समर्थन गर्न), जबकि tx_vid_clk वास्तविक Pixel घडी आवृत्ति (PIPs द्वारा विभाजित) मा DP स्रोत भिडियो पाइपलाइन चलाउँछ।
- यो डिजाइन भेरियन्टले tx_vid_clk फ्रिक्वेन्सीलाई I2C प्रोग्रामिङ मार्फत अन-बोर्ड SI5391B OSC मा कन्फिगर गर्छ जब डिजाइनले रिजोल्युसनमा स्विच पत्ता लगाउँछ।
- यो डिजाइन भेरियन्टले डिस्प्लेपोर्ट सफ्टवेयरमा पूर्वनिर्धारित रूपमा रिजोलुसनहरूको निश्चित संख्या मात्र प्रदर्शन गर्दछ, अर्थात्:
- 720p60, RGB
- 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
२.२। घडी योजना
घडी योजनाले डिस्प्लेपोर्ट इंटेल FPGA IP डिजाइन पूर्वमा घडी डोमेनहरू चित्रण गर्दछ।ample।
चित्र 8. Intel Agilex F-tile DisplayPort ट्रान्सीभर घडी योजना
तालिका 5. घडी योजना संकेतहरू
| रेखाचित्रमा घडी |
विवरण |
| SysPLL refclk | F-टाइल प्रणाली PLL सन्दर्भ घडी जुन कुनै पनि घडी फ्रिक्वेन्सी हुन सक्छ जुन त्यो आउटपुट फ्रिक्वेन्सीको लागि प्रणाली PLL द्वारा विभाजित गर्न सकिन्छ। यस डिजाइनमा पूर्वample, system_pll_clk_link र rx/tx refclk_link समान 150 MHz SysPLL refclk साझा गर्दछ। |
| रेखाचित्रमा घडी | विवरण |
| यो नि:शुल्क चलिरहेको घडी हुनुपर्छ जुन एक समर्पित ट्रान्सीभर सन्दर्भ घडी पिनबाट सन्दर्भ र प्रणाली PLL घडी IP को इनपुट घडी पोर्टमा जडान गरिएको छ, सम्बन्धित आउटपुट पोर्टलाई DisplayPort Phy Top मा जडान गर्नु अघि। नोट: यस डिजाइनको लागि पूर्वample, घडी नियन्त्रक GUI Si5391A OUT6 लाई 150 मेगाहर्ट्ज कन्फिगर गर्नुहोस्। |
|
| प्रणाली pll clk लिङ्क | सबै डिस्प्लेपोर्ट दर समर्थन गर्न न्यूनतम प्रणाली PLL आउटपुट आवृत्ति 320 मेगाहर्ट्ज हो। यो डिजाइन पूर्वample ले 900 MHz (उच्चतम) आउटपुट फ्रिक्वेन्सी प्रयोग गर्दछ ताकि SysPLL refclk लाई rx/tx refclk_link 150 MHz सँग साझेदारी गर्न सकिन्छ। |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR र Tx PLL लिङ्क refclk जुन सबै डिस्प्लेपोर्ट डाटा दरलाई समर्थन गर्न 150 MHz मा फिक्स गरियो। |
| rx_ls_clkout / tx_ls_clkout | डिस्प्लेपोर्ट लिंक स्पीड घडी घडी डिस्प्लेपोर्ट आईपी कोर। डेटा दर समानान्तर डेटा चौडाइ द्वारा विभाजित आवृत्ति बराबर। ExampLe: आवृत्ति = डाटा दर / डाटा चौडाइ = 8.1G (HBR3) / 40 बिट = 202.5 मेगाहर्ट्ज |
२.३ सिमुलेशन टेस्टबेन्च
सिमुलेशन टेस्टबेन्चले डिस्प्लेपोर्ट TX सिरियल लुपब्याकलाई RX मा सिमुलेट गर्छ।
चित्र 9. DisplayPort Intel FPGA IP सिम्प्लेक्स मोड सिमुलेशन टेस्टबेन्च ब्लक रेखाचित्र
तालिका 6. Testbench अवयवहरू
| कम्पोनेन्ट | विवरण |
| भिडियो पैटर्न जेनरेटर | यो जेनेरेटरले रङ पट्टी ढाँचाहरू उत्पादन गर्दछ जुन तपाइँ कन्फिगर गर्न सक्नुहुन्छ। तपाईं भिडियो ढाँचा समय प्यारामिटराइज गर्न सक्नुहुन्छ। |
| Testbench नियन्त्रण | यो ब्लकले सिमुलेशनको परीक्षण अनुक्रम नियन्त्रण गर्दछ र TX कोरमा आवश्यक उत्तेजना संकेतहरू उत्पन्न गर्दछ। टेस्टबेन्च कन्ट्रोल ब्लकले तुलना गर्न स्रोत र सिंक दुवैबाट CRC मान पढ्छ। |
| RX लिङ्क गति घडी आवृत्ति परीक्षक | यो परीक्षकले RX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ। |
| TX लिंक गति घडी आवृत्ति परीक्षक | यो परीक्षकले TX ट्रान्सीभर रिकभर गरिएको घडी फ्रिक्वेन्सी वांछित डेटा दरसँग मेल खान्छ कि भनेर प्रमाणित गर्दछ। |
सिमुलेशन टेस्टबेन्चले निम्न प्रमाणिकरणहरू गर्दछ:
तालिका १। Testbench प्रमाणीकरण
| परीक्षण मापदण्ड |
प्रमाणीकरण |
| • डाटा दर HBR3 मा लिङ्क प्रशिक्षण • DP स्थितिले TX र RX लिंक स्पीड फ्रिक्वेन्सी दुवै सेट र मापन गर्छ कि गर्दैन भनेर जाँच गर्न DPCD दर्ताहरू पढ्नुहोस्। |
लिङ्क गति मापन गर्न फ्रिक्वेन्सी परीक्षकलाई एकीकृत गर्दछ TX र RX ट्रान्सीभरबाट घडीको फ्रिक्वेन्सी आउटपुट। |
| • TX देखि RX सम्म भिडियो ढाँचा चलाउनुहोस्। • स्रोत र सिङ्क दुवैको लागि CRC प्रमाणित गर्नुहोस् कि तिनीहरू मेल खान्छ कि भनेर जाँच गर्नुहोस् |
• भिडियो ढाँचा उत्पन्न गर्न डिस्प्लेपोर्ट स्रोतमा भिडियो ढाँचा जनरेटर जडान गर्दछ। • Testbench नियन्त्रणले DPTX र DPRX दर्ताबाट स्रोत र सिंक CRC दुवै पढ्छ र दुवै CRC मानहरू समान छन् भनी सुनिश्चित गर्न तुलना गर्दछ। नोट: CRC गणना गरिएको सुनिश्चित गर्न, तपाईंले समर्थन CTS परीक्षण स्वचालन प्यारामिटर सक्षम गर्नुपर्छ। |
F-Tile DisplayPort Intel FPGA IP Design Ex का लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड
| कागजात संस्करण | इंटेल क्वार्टस प्राइम संस्करण | आईपी संस्करण | परिवर्तनहरू |
| 2022.09.02 | १०८०। | 20.0.1 | • DisplayPort Intel Agilex F-Tile FPGA IP Design Ex बाट कागजात शीर्षक परिवर्तन गरियोampएफ-टाइल डिस्प्लेपोर्ट इंटेल एफपीजीए आईपी डिजाइन पूर्व प्रयोगकर्ता गाइडampले प्रयोगकर्ता गाइड। •सक्षम AXIS भिडियो डिजाइन पूर्वampले संस्करण। • स्थिर दर डिजाइन हटाइयो र यसलाई बहु-दर डिजाइन पूर्व संग प्रतिस्थापित गरियोample। • DisplayPort Intel FPGA IP Design Ex मा नोट हटाइयोampले क्विक स्टार्ट गाइडले भन्छ कि इंटेल क्वार्टस प्राइम २१.४ सफ्टवेयर संस्करणले प्रारम्भिक डिजाइन पूर्व मात्र समर्थन गर्दछampलेस। • डाइरेक्टरी स्ट्रक्चर फिगरलाई सही फिगरले बदलियो। • ELF पुन: उत्पन्न गर्ने खण्ड थपियो File डिजाइन कम्पाइलिङ र परीक्षण अन्तर्गत। • अतिरिक्त हार्डवेयर समावेश गर्न हार्डवेयर र सफ्टवेयर आवश्यकताहरू खण्ड अद्यावधिक गरियो आवश्यकताहरु। |
| 2021.12.13 | १०८०। | 20.0.0 | प्रारम्भिक रिलीज। |
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर गर्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ।
*अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
ISO 9001:2015 दर्ता गरिएको
अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
UG-20347
ID: 709308
संस्करण: 2022.09.02
कागजातहरू / स्रोतहरू
 |
इंटेल एफ-टाइल डिस्प्लेपोर्ट एफपीजीए आईपी डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड F-Tile DisplayPort FPGA IP डिजाइन पूर्वample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Exampले, आईपी डिजाइन पूर्वample, UG-20347, 709308 |
