सामग्री लुकाउनुहोस्
1 कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP डिजाइन पूर्वample
2 द्रुत सुरुवात गाइड
2.1 डिजाइन पूर्वample
3 डिजाइन पूर्वampमापदण्डहरू
3.1 पूर्व मा प्यारामिटरहरूampले डिजाइन ट्याब
4 डिजाइन पूर्वampले विवरण
4.1 सुविधाहरू
4.2 सिमुलेशन
4.3 कम विलम्बता E-Tile 40G इथरनेट डिजाइन पूर्वample दर्ताहरू
5 कम विलम्बता ई-टाइल 40G इथरनेट डिजाइन पूर्व को लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड
6 कागजातहरू / स्रोतहरू
6.1 सन्दर्भहरू
7 सम्बन्धित पोस्टहरू

Intel-LOGO

कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP डिजाइन पूर्वample

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-PRODUCT

द्रुत सुरुवात गाइड

कम विलम्बता E-Tile 40G इथरनेट Intel® FPGA IP कोरले सिमुलेशन टेस्टबेन्च र हार्डवेयर डिजाइन पूर्व प्रदान गर्दछ।ample जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ। जब तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ पूर्वampले, Intel Quartus® प्राइम आईपी प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ। थप रूपमा, तपाइँ अन्तरक्रियात्मक परीक्षणको लागि Intel उपकरण-विशिष्ट विकास किटमा कम्पाइल गरिएको हार्डवेयर डिजाइन डाउनलोड गर्न सक्नुहुन्छ। Intel FPGA IP ले एक संकलन-मात्र पूर्व समावेश गर्दछample परियोजना जुन तपाइँ छिटो आईपी कोर क्षेत्र र समय अनुमान गर्न प्रयोग गर्न सक्नुहुन्छ। कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP ले डिजाइन पूर्व समर्थन गर्दछampमापदण्डहरूको विस्तृत दायराको साथ ले जेनेरेशन। यद्यपि, डिजाइन पूर्वampकम विलम्बता E-Tile 40G Ethernet Intel FPGA IP Core को सबै सम्भावित प्यारामिटराइजेसनहरू लेसले कभर गर्दैन।

डिजाइनको लागि विकास चरणहरू पूर्वample

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-1

सम्बन्धित जानकारी

  • कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP प्रयोगकर्ता गाइड
    कम विलम्बता E-Tile 40G इथरनेट IP मा विस्तृत जानकारीको लागि।
  • कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP रिलीज नोटहरू
    आईपी ​​रिलिज नोट्सले विशेष रिलीजमा आईपी परिवर्तनहरूको सूची गर्दछ।
डिजाइन पूर्वample

प्रक्रिया

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-2

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

Exampकम विलम्बता E-Tile 40G इथरनेट प्यारामिटर सम्पादकमा ले डिजाइन ट्याब
डिजाइन पूर्व उत्पन्न गर्न Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit चयन गर्नुहोस्ampLe Intel Stratix® 10 उपकरणहरूको लागि। डिजाइन पूर्व उत्पन्न गर्न Agilex F-श्रृंखला ट्रान्ससिभर-SoC विकास किट चयन गर्नुहोस्ampLe Intel Agilex™ उपकरणहरूको लागि।

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-3

हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample र testbench:

  1. Intel Quartus Prime Pro Edition सफ्टवेयरमा क्लिक गर्नुहोस् File ➤ नयाँ परियोजना विजार्ड
    नयाँ इंटेल क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न, वा File ➤ अवस्थित इंटेल क्वार्टस प्राइम सफ्टवेयर परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाईंलाई उपकरण परिवार र यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
    नोट: डिजाइन पूर्वample ले लक्ष्य बोर्डमा यन्त्रसँग चयनलाई अधिलेखन गर्दछ। तपाईंले डिजाइन पूर्वको मेनुबाट लक्ष्य बोर्ड निर्दिष्ट गर्नुहोस्ampपूर्व मा विकल्पampले डिजाइन ट्याब (चरण 8)।
  2. IP क्याटलगमा, लो लेटन्सी ई-टाइल 40G इथरनेट इन्टेल FPGA IP पत्ता लगाउनुहोस् र चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
  3. तपाईंको अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। इंटेल क्वार्टस प्राइम आईपी प्यारामिटर सम्पादकले आईपी भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
  4. ठीक क्लिक गर्नुहोस्। आईपी ​​प्यारामिटर सम्पादक देखिन्छ।
  5. IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
    नोट: कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP डिजाइन पूर्वample ले सही रूपमा सिमुलेट गर्दैन र सही रूपमा काम गर्दैन यदि तपाईंले निम्न मापदण्डहरू निर्दिष्ट गर्नुभयो भने:
    1. प्रस्तावना पास-थ्रु सक्रिय गर्नुहोस्
    2. तयार विलम्बता 3 को मानमा सेट गरियो
    3. TX CRC सम्मिलन सक्षम गर्नुहोस्
  6. पूर्व माampले डिजाइन ट्याब, पूर्व अन्तर्गतampले डिजाइन Files, testbench उत्पन्न गर्न सिमुलेशन विकल्प सक्षम गर्नुहोस्, र संकलन-मात्र र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस विकल्प चयन गर्नुहोस्।ampलेस।
    नोट: पूर्व माampले डिजाइन ट्याब, उत्पन्न HDL ढाँचा अन्तर्गत, केवल Verilog HDL उपलब्ध छ। यो IP कोरले VHDL लाई समर्थन गर्दैन।
  7. लक्ष्य विकास किट अन्तर्गत Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit वा Agilex F-series Transceiver-SoC विकास किट चयन गर्नुहोस्।
    नोट: तपाईंले चयन गर्नुभएको विकास किटले चरणमा यन्त्र चयनलाई अधिलेखन गर्छ
    1. Intel Stratix 10 ई-टाइल लक्ष्य उपकरण 1SG280LU3F50E3VGS1 हो।
    2. Intel Agilex ई-टाइल उपकरण लक्ष्य AGFB014R24A2E2VR0 हो।
  8. क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampले डिजाइन बटन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
  9. यदि तपाइँ डिजाइन परिमार्जन गर्न चाहनुहुन्छ भने पूर्वampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (alt_e40c3_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम (ample_dir>)।
  10. ठीक क्लिक गर्नुहोस्।

सम्बन्धित जानकारी

  • आईपी ​​कोर प्यारामिटरहरू
    तपाइँको आईपी कोर अनुकूलन बारे थप जानकारी प्रदान गर्दछ।
  • Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
  • Intel Agilex F-Series FPGA विकास किट

डिजाइन पूर्वampमापदण्डहरू

पूर्व मा प्यारामिटरहरूampले डिजाइन ट्याब
प्यारामिटर विवरण
डिजाईन चयन गर्नुहोस् उपलब्ध पूर्वampले आईपी प्यारामिटर सेटिङहरूको लागि डिजाइन। जब तपाइँ प्रिसेट लाइब्रेरीबाट डिजाइन चयन गर्नुहुन्छ, यो फिल्डले चयन गरिएको डिजाइन देखाउँछ।
Exampले डिजाइन Files द fileविभिन्न विकास चरणको लागि उत्पन्न गर्न।

•    सिमुलेशन- आवश्यक उत्पन्न गर्दछ fileपूर्व अनुकरणको लागि sampले डिजाइन।

•    संश्लेषण- संश्लेषण उत्पन्न गर्दछ files यी प्रयोग गर्नुहोस् fileहार्डवेयर परीक्षणको लागि इन्टेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयरमा डिजाइन कम्पाइल गर्न र स्थिर समय विश्लेषण गर्न।
उत्पन्न गर्नुहोस् File ढाँचा RTL को ढाँचा fileसिमुलेशनका लागि s — Verilog वा VHDL।
बोर्ड चयन गर्नुहोस् डिजाइन कार्यान्वयनको लागि समर्थित हार्डवेयर। जब तपाइँ एक इंटेल विकास बोर्ड चयन गर्नुहुन्छ, लक्ष्य उपकरण विकास किटमा रहेको यन्त्रसँग मेल खाने एउटा हो।

यदि यो मेनु उपलब्ध छैन भने, तपाईंले चयन गर्नुभएका विकल्पहरूको लागि कुनै समर्थित बोर्ड छैन।

Agilex F-श्रृंखला ट्रान्सीभर-SoC विकास किट: यो विकल्पले तपाईंलाई डिजाइन पूर्व परीक्षण गर्न अनुमति दिन्छampचयन गरिएको Intel FPGA IP विकास किटमा। यो विकल्पले स्वचालित रूपमा चयन गर्दछ लक्ष्य उपकरण AGFB014R24A2E2VR0 को। यदि तपाइँको बोर्ड संशोधन फरक उपकरण ग्रेड छ भने, तपाइँ लक्षित उपकरण परिवर्तन गर्न सक्नुहुन्छ।
जारी…
प्यारामिटर विवरण
  Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: यो विकल्पले तपाईंलाई डिजाइन पूर्व परीक्षण गर्न अनुमति दिन्छampचयन गरिएको Intel FPGA IP विकास किटमा। यो विकल्पले स्वचालित रूपमा चयन गर्दछ लक्ष्य उपकरण 1ST280EY2F55E2VG को। यदि तपाइँको बोर्ड संशोधन फरक उपकरण ग्रेड छ भने, तपाइँ लक्षित उपकरण परिवर्तन गर्न सक्नुहुन्छ।

कुनै पनि छैन: यो विकल्पले डिजाइन पूर्वका लागि हार्डवेयर पक्षहरू समावेश गर्दैनample।

निर्देशिका संरचना
कम विलम्बता E-Tile 40G इथरनेट IP कोर डिजाइन पूर्वample file डाइरेक्टरीहरूले निम्न उत्पन्न समावेश गर्दछ fileडिजाइनको लागि s पूर्वample।

उत्पन्न डिजाइन पूर्व को लागि निर्देशिका संरचनाample

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-4

  • सिमुलेशन files (सिमुलेशनको लागि मात्र टेस्टबेन्च) मा अवस्थित छन्ample_dir>/example_testbench।
  • संकलन-मात्र पूर्वample design मा अवस्थित छample_dir>/ compilation_test_design।
  • हार्डवेयर कन्फिगरेसन र परीक्षण files (हार्डवेयर डिजाइन पूर्वample) मा अवस्थित छन्ample_dir>/hardware_test_design

निर्देशिका र File विवरणहरू

File नामहरू विवरण
eth_ex_40g.qpf इंटेल क्वार्टस प्राइम परियोजना file.
eth_ex_40g.qsf इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिङहरू file.
जारी…
File नामहरू विवरण
eth_ex_40g.sdc Synopsys* डिजाइन बाधाहरू file। तपाईं यसलाई प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ file तपाईंको आफ्नै कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP डिजाइनको लागि।
eth_ex_40g.srf इंटेल क्वार्टस प्राइम प्रोजेक्ट सन्देश दमन नियम file.
eth_ex_40g.v शीर्ष-स्तर Verilog HDL डिजाइन पूर्वample file.
eth_ex_40g_clock.sdc Synopsys डिजाइन बाधाहरू file घडीहरूको लागि।
सामान्य/ हार्डवेयर डिजाइन पूर्वampले समर्थन files.
hwtest/main.tcl मुख्य file प्रणाली कन्सोल पहुँचको लागि।

डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च
तपाइँ कमाण्ड प्रम्प्टबाट सिमुलेशन स्क्रिप्ट चलाएर डिजाइन कम्पाइल र अनुकरण गर्न सक्नुहुन्छ।

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-5

  1. आदेश प्रम्प्टमा, काम गर्ने डाइरेक्टरीमा परिवर्तन गर्नुहोस्ample_dir>/example_testbench।
  2. आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ

Testbench अनुकरण गर्न निर्देशनहरू

सिमुलेटर निर्देशनहरू
मोडेलसिम* कमांड लाइनमा, टाइप गर्नुहोस् vsim -do run_vsim.do।

यदि तपाइँ ModelSim GUI ल्याई बिना सिमुलेट गर्न चाहनुहुन्छ भने, टाइप गर्नुहोस् vsim -c -do run_vsim.do।

नोट: ModelSim-AE र ModelSim-ASE सिमुलेटरहरूले यो IP कोर सिमुलेट गर्न सक्दैनन्। तपाईंले अर्को समर्थित ModelSim सिम्युलेटर जस्तै ModelSim SE प्रयोग गर्नुपर्छ।
VCS* आदेश लाइनमा, टाइप गर्नुहोस् sh run_vcs.sh
VCS MX आदेश लाइनमा, टाइप गर्नुहोस् sh run_vcsmx.sh।

यो स्क्रिप्ट प्रयोग गर्नुहोस् जब डिजाइनले Verilog HDL र VHDL सँग प्रणाली भेरिलोग समावेश गर्दछ।
NCSim कमांड लाइनमा, टाइप गर्नुहोस् sh run_ncsim.sh
एक्सेलियम* आदेश लाइनमा, टाइप गर्नुहोस् sh run_xcelium.sh

सफल सिमुलेशन निम्न सन्देशको साथ समाप्त हुन्छ: सिमुलेशन पास। वा Testbench पूरा। सफल समापन पछि, तपाईं परिणाम विश्लेषण गर्न सक्नुहुन्छ।

डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा
Intel FPGA IP कोर प्यारामिटर सम्पादकले तपाईंलाई पूर्व डिजाइन कम्पाइल र कन्फिगर गर्न अनुमति दिन्छampलक्ष्य विकास किटमा

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-6

एक डिजाइन कम्पाइल र कन्फिगर गर्न पूर्वampहार्डवेयरमा, यी चरणहरू पालना गर्नुहोस्:

  1. Intel Quartus Prime Pro Edition सफ्टवेयर लन्च गर्नुहोस् र डिजाइन कम्पाइल गर्न प्रोसेसिङ ➤ स्टार्ट कम्पाइलेशन चयन गर्नुहोस्।
  2. तपाईंले SRAM वस्तु उत्पन्न गरेपछि file .sof, हार्डवेयर डिजाइन पूर्व प्रोग्राम गर्न यी चरणहरू पालना गर्नुहोस्ampले इंटेल उपकरणमा:
    1. उपकरण ➤ प्रोग्रामर चयन गर्नुहोस्।
    2. प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस्।
    3. प्रोग्रामिङ उपकरण चयन गर्नुहोस्।
    4. आफ्नो Intel Quartus Prime Pro Edition सत्रमा Intel TX बोर्ड छान्नुहोस् र थप्नुहोस्।
    5. निश्चित गर्नुहोस् कि मोड J मा सेट गरिएको छTAG.
    6. Intel उपकरण चयन गर्नुहोस् र उपकरण थप्नुहोस् क्लिक गर्नुहोस्। प्रोग्रामरले तपाइँको बोर्डमा यन्त्रहरू बीचको जडानहरूको ब्लक रेखाचित्र देखाउँछ।
    7. तपाईंको .sof सँग पङ्क्तिमा, .sof को लागि बाकस जाँच गर्नुहोस्।
    8. .sof को लागि कार्यक्रम/कन्फिगर विकल्प खोल्नुहोस्।
    9. सुरु क्लिक गर्नुहोस्।

सम्बन्धित जानकारी

  • पदानुक्रमिक र टोली-आधारित डिजाइनको लागि वृद्धिशील संकलन
  • प्रोग्रामिंग इंटेल FPGA उपकरणहरू

हार्डवेयर डिजाइनमा लक्ष्य उपकरण परिवर्तन गर्दै पूर्वample
यदि तपाईंले आफ्नो लक्षित यन्त्रको रूपमा Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit चयन गर्नुभएको छ भने, Low Latency E-Tile 40G Ethernet Intel FPGA IP कोरले हार्डवेयर पूर्व उत्पन्न गर्दछ।ampलक्ष्य उपकरण 1ST280EY2F55E2VG को लागि डिजाइन। यदि तपाईंले आफ्नो लक्षित यन्त्रको रूपमा Agilex F-श्रृंखला Transceiver-SoC विकास किट चयन गर्नुभएको छ भने, कम लेटन्सी E-Tile 40G इथरनेट Intel FPGA IP कोरले हार्डवेयर पूर्व उत्पन्न गर्दछ।ampलक्ष्य उपकरण AGFB014R24A2E2VR0 को लागि डिजाइन। निर्दिष्ट लक्ष्य यन्त्र तपाईंको विकास किटमा रहेको यन्त्रबाट फरक हुन सक्छ। तपाईको हार्डवेयर डिजाइनमा लक्षित उपकरण परिवर्तन गर्न पूर्वample, यी चरणहरू पालना गर्नुहोस्:

  1. Intel Quartus प्राइम प्रो संस्करण सफ्टवेयर सुरु गर्नुहोस् र हार्डवेयर परीक्षण परियोजना खोल्नुहोस् file /hardware_test_design/eth_ex_40g.qpf।
  2. असाइनमेन्ट मेनुमा, यन्त्रमा क्लिक गर्नुहोस्। उपकरण संवाद बाकस देखिन्छ।
  3. यन्त्र संवाद बाकसमा, तपाईंको विकास किटमा रहेको यन्त्र भाग नम्बरसँग मेल खाने ई-टाइल आधारित लक्षित यन्त्र तालिका चयन गर्नुहोस्। Intel मा विकास किट लिङ्क सन्दर्भ गर्नुहोस् webअधिक जानकारी को लागी साइट।
  4. तलको चित्रमा देखाइए अनुसार तपाईंले यन्त्र चयन गर्दा प्रम्प्ट देखिन्छ। उत्पन्न पिन असाइनमेन्टहरू र I/O असाइनमेन्टहरू सुरक्षित गर्नको लागि होइन चयन गर्नुहोस्।
    उपकरण चयनको लागि इंटेल क्वार्टस प्राइम प्रम्प्टLow-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-7
  5. आफ्नो डिजाइन को पूर्ण संकलन प्रदर्शन गर्नुहोस्।

तपाईं अब आफ्नो हार्डवेयर मा डिजाइन परीक्षण गर्न सक्नुहुन्छ।

सम्बन्धित जानकारी

  • Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
  • Intel Agilex F-Series FPGA विकास किट

हार्डवेयरमा कम विलम्बता E-Tile 40G इथरनेट इंटेल FPGA IP डिजाइन परीक्षण गर्दै
तपाईंले कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP कोर डिजाइन पूर्व कम्पाइल गरेपछिampले र यसलाई तपाइँको इंटेल उपकरणमा कन्फिगर गर्नुहोस्, तपाइँ IP कोर र यसको एम्बेडेड नेटिभ PHY IP कोर रेजिस्टरहरू प्रोग्राम गर्न प्रणाली कन्सोल प्रयोग गर्न सक्नुहुन्छ। प्रणाली कन्सोल खोल्न र हार्डवेयर डिजाइन पूर्व परीक्षण गर्नample, यी चरणहरू पालना गर्नुहोस्:

  1. Intel Quartus Prime Pro Edition सफ्टवेयरमा, प्रणाली कन्सोल सुरु गर्न उपकरणहरू ➤ प्रणाली डिबगिङ उपकरणहरू ➤ प्रणाली कन्सोल चयन गर्नुहोस्।
  2. Tcl कन्सोल फलकमा, /hardware_test_design/hwtest मा डाइरेक्टरी परिवर्तन गर्न cd hwtest टाइप गर्नुहोस्।
  3. J मा जडान खोल्न स्रोत main.tcl टाइप गर्नुहोस्TAG मास्टर

अतिरिक्त डिजाइन पूर्वample आदेशहरू IP कोर प्रोग्राम गर्न उपलब्ध छन्:

  • chkphy_status: घडी फ्रिक्वेन्सी र PHY लक स्थिति प्रदर्शन गर्दछ।
  • chkmac_stats: MAC तथ्याङ्क काउन्टरहरूमा मानहरू प्रदर्शन गर्दछ।
  • clear_all_stats: IP कोर तथ्याङ्क काउन्टरहरू खाली गर्दछ।
  • start_pkt_gen: प्याकेट जनरेटर सुरु हुन्छ।
  • stop_pkt_gen: प्याकेट जनरेटर रोक्छ।
  • sys_reset_digital_analog: प्रणाली रिसेट।
  • loop_on: आन्तरिक सिरियल लुपब्याक खोल्छ
  • loop_off: आन्तरिक सिरियल लुपब्याक बन्द गर्छ।
  • reg_read : मा आईपी कोर दर्ता मान फर्काउँछ ।
  • reg_write : लेख्छन् ठेगानामा आईपी कोर दर्ता गर्न ।

डिजाइन पूर्वको हार्डवेयर परीक्षण खण्डमा परीक्षण प्रक्रिया पालना गर्नुहोस्ample र प्रणाली कन्सोलमा परीक्षण परिणामहरू अवलोकन गर्नुहोस्।

सम्बन्धित जानकारी
प्रणाली कन्सोलको साथ डिजाइनहरू विश्लेषण र डिबग गर्दै

डिजाइन पूर्वampले विवरण

ई-टाइल आधारित 40G इथरनेट डिजाइन पूर्वample ले IEEE 40ba मानक CAUI-802.3 स्पेसिफिकेशनसँग अनुरूप ई-टाइल आधारित ट्रान्सीभर इन्टरफेसको साथ, लो लेटन्सी E-Tile 4G इथरनेट Intel FPGA IP कोरको कार्यहरू प्रदर्शन गर्दछ। तपाइँ पूर्व बाट डिजाइन उत्पन्न गर्न सक्नुहुन्छampकम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP प्यारामिटर सम्पादकमा le डिजाइन ट्याब।
डिजाइन उत्पन्न गर्न पूर्वampले, तपाईंले पहिले आफ्नो अन्तिम उत्पादनमा उत्पन्न गर्न चाहनुभएको IP कोर भिन्नताको लागि प्यारामिटर मानहरू सेट गर्नुपर्छ। डिजाइन उत्पन्न गर्दै पूर्वample आईपी कोरको प्रतिलिपि बनाउँछ; testbench र हार्डवेयर डिजाइन पूर्वampयस भिन्नतालाई DUT को रूपमा प्रयोग गर्नुहोस्। यदि तपाईंले DUT का लागि प्यारामिटर मानहरू तपाईंको अन्तिम उत्पादनमा प्यारामिटर मानहरू मिलाउन सेट गर्नुभएन भने, डिजाइन पूर्वampले तपाईले उत्पन्न गर्नु भएको आईपी कोर भिन्नता प्रयोग गर्दैन।

नोट:
टेस्टबेन्चले आईपी कोरको आधारभूत परीक्षण देखाउँछ। यो पूर्ण प्रमाणिकरण वातावरण को लागी एक विकल्प हुन को लागी इरादा छैन। तपाईंले सिमुलेशन र हार्डवेयरमा तपाईंको आफ्नै लो लेटन्सी E-Tile 40G इथरनेट Intel FPGA IP डिजाइनको थप व्यापक प्रमाणीकरण गर्नु पर्छ।

सुविधाहरू
  • Intel Stratix 40 वा Intel Agilex उपकरण प्रयोग गरी ई-टाइल ट्रान्सीभरको लागि 10G इथरनेट MAC/PCS IP कोरलाई समर्थन गर्दछ।
  • प्रस्तावना पास-थ्रु र लिङ्क प्रशिक्षण समर्थन गर्दछ।
  • डिजाइन पूर्व उत्पन्न गर्दछampले MAC तथ्याङ्क काउन्टर सुविधा संग।
  • testbench र सिमुलेशन लिपि प्रदान गर्दछ।

हार्डवेयर र सफ्टवेयर आवश्यकताहरू
पूर्व परीक्षण गर्नampले डिजाइन, निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्नुहोस्:

  • इंटेल क्वार्टस प्राइम प्रो संस्करण सफ्टवेयर
  • प्रणाली कन्सोल
  • ModelSim, VCS, VCS MX, NCSim, वा Xcelium सिम्युलेटर
  • Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit वा Intel Agilex F-series Transceiver-SoC विकास किट

कार्यात्मक विवरण
यो खण्डले 40G इथरनेट MAC/PCS IP कोरलाई ई-टाइलमा आधारित ट्रान्ससिभरमा Intel उपकरण प्रयोग गरी वर्णन गर्दछ। प्रसारण दिशामा, MAC ले क्लाइन्ट फ्रेमहरू स्वीकार गर्दछ र PHY मा पास गर्नु अघि अन्तर-प्याकेट ग्याप (IPG), प्रस्तावना, फ्रेम डेलिमिटरको सुरुवात (SFD), प्याडिङ, र CRC बिटहरू सम्मिलित गर्दछ। PHY ले MAC फ्रेमलाई रिमोट एन्डमा मिडियामा भरपर्दो प्रसारणको लागि आवश्यक रूपमा एन्कोड गर्दछ। प्राप्त दिशामा, PHY ले MAC मा फ्रेमहरू पास गर्दछ। MAC ले PHY बाट फ्रेमहरू स्वीकार गर्छ, जाँच गर्छ, CRC, प्रस्तावना, र SFD बाहिर निकाल्छ, र बाँकी फ्रेम ग्राहकलाई पठाउँछ।

सिमुलेशन

टेस्टबेन्चले आईपी कोरको माध्यमबाट ट्राफिक पठाउँछ, ट्रान्समिट साइड र आईपी कोरको साइड रिसिभ गर्ने।

कम विलम्बता E-Tile 40G इथरनेट डिजाइन पूर्वampले ब्लक रेखाचित्र

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-8

सिमुलेशन डिजाइन पूर्वampउच्च स्तरको परीक्षण file Basic_avl_tb_top.sv हो। यो file PHY लाई 156.25 मेगाहर्ट्जको घडी सन्दर्भ clk_ref प्रदान गर्दछ। यसमा 10 प्याकेटहरू पठाउन र प्राप्त गर्ने कार्य समावेश छ।

कम विलम्बता E-Tile 40G इथरनेट कोर टेस्टबेन्च File विवरणहरू

File नामहरू विवरण
Testbench र सिमुलेशन Files
basic_avl_tb_top.sv शीर्ष स्तरको टेस्टबेन्च file। टेस्टबेन्चले DUT लाई इन्स्ट्यान्टियट गर्छ र प्याकेटहरू उत्पन्न गर्न र स्वीकार गर्न Verilog HDL कार्यहरू चलाउँछ।
basic_avl_tb_top_nc.sv शीर्ष स्तरको टेस्टबेन्च file NCSim सिम्युलेटर संग उपयुक्त।
basic_avl_tb_top_msim.sv शीर्ष स्तरको टेस्टबेन्च file ModelSim सिम्युलेटर संग उपयुक्त।
Testbench लिपिहरू
run_vsim.do टेस्टबेन्च चलाउनको लागि Mentor ग्राफिक्स* ModelSim स्क्रिप्ट।
run_vcs.sh टेस्टबेन्च चलाउनको लागि Synopsys VCS लिपि।
जारी…
File नामहरू विवरण
run_vcsmx.sh टेस्टबेन्च चलाउनको लागि Synopsys VCS MX स्क्रिप्ट (VHDL सँग Verilog HDL र System Verilog संयुक्त)।
run_ncsim.sh टेस्टबेन्च चलाउनको लागि Cadence NCSim लिपि।
run_xcelium.sh टेस्टबेन्च चलाउनको लागि Cadence Xcelium लिपि।

सफल परीक्षण रनले निम्न व्यवहार पुष्टि गर्ने आउटपुट देखाउँछ:

  1. RX घडी मिलाउन पर्खँदै
  2. PHY स्थिति प्रिन्ट गर्दै
  3. 10 प्याकेट पठाउँदै
  4. 10 प्याकेटहरू प्राप्त गर्दै
  5. "Testbench पूरा" देखाउँदै।

निम्न एसample आउटपुट एक सफल सिमुलेशन परीक्षण रन चित्रण गर्दछ:

  • # RX पङ्क्तिबद्धताको लागि पर्खँदै
  • #RX डेस्क्यू लक भयो
  • #RX लेन पङ्क्तिबद्धता लक भयो
  • #TX सक्षम गरियो
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #**प्याकेट १ पठाउँदै...
  • #** प्राप्त प्याकेट १...
  • #**प्याकेट १ पठाउँदै...
  • #** प्राप्त प्याकेट १...
  • #**प्याकेट १ पठाउँदै...
  • #** प्राप्त प्याकेट १...
  • #**प्याकेट १ पठाउँदै...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...
  • #** प्राप्त प्याकेट १...

सम्बन्धित जानकारी
डिजाइनको अनुकरण गर्दै पूर्वample Testbench पृष्ठ 7 मा

हार्डवेयर परीक्षण
हार्डवेयर डिजाइन मा पूर्वampले, तपाईले IP कोरलाई आन्तरिक सिरियल लुपब्याक मोडमा प्रोग्राम गर्न सक्नुहुन्छ र ट्रान्समिट साइडमा ट्राफिक उत्पन्न गर्न सक्नुहुन्छ जुन रिसिभ साइड मार्फत फिर्ता हुन्छ।

कम विलम्बता E-Tile 40G इथरनेट IP हार्डवेयर डिजाइन पूर्वampउच्च स्तरीय ब्लक रेखाचित्र

Low-Latency-E-Tile-40G-Ethernet-Intel-FPGA-IP-Design-Example-FIG-9

कम विलम्बता E-Tile 40G इथरनेट हार्डवेयर डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:

  • कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP कोर।
  • ग्राहक तर्क जसले IP कोरको प्रोग्रामिङ, र प्याकेट उत्पादन र जाँचलाई समन्वय गर्दछ।
  • IOPLL ले 100 MHz इनपुट घडीबाट हार्डवेयर डिजाइन पूर्वमा 50 MHz घडी उत्पन्न गर्नample।
  • JTAG Intel System Console सँग सञ्चार गर्ने नियन्त्रक। तपाइँ प्रणाली कन्सोल मार्फत ग्राहक तर्क संग संचार।

डिजाइन पूर्व परीक्षण गर्न प्रदान गरिएको सम्बन्धित जानकारी लिङ्कमा प्रक्रिया पालना गर्नुहोस्ampले चयन गरिएको हार्डवेयरमा।

सम्बन्धित जानकारी

  • पृष्ठ 40 मा हार्डवेयरमा कम विलम्बता E-Tile 9G इथरनेट Intel FPGA IP डिजाइन परीक्षण गर्दै
  • प्रणाली कन्सोलको साथ डिजाइनहरू विश्लेषण र डिबग गर्दै

आन्तरिक लूपब्याक परीक्षण
आन्तरिक लुपब्याक परीक्षण गर्न यी चरणहरू चलाउनुहोस्:

  1. प्रणाली रिसेट गर्नुहोस्।
    sys_reset_digital_analog
  2. घडी आवृत्ति र PHY स्थिति प्रदर्शन गर्नुहोस्।
    chkphy_status
  3. आन्तरिक लुपब्याक परीक्षण खोल्नुहोस्।
    loop_on
  4. घडी आवृत्ति र PHY स्थिति प्रदर्शन गर्नुहोस्। rx_clk 312.5 MHz मा सेट गरिएको छ र
    rx_pcs_ready 1 मा सेट गरिएको छ।
    chkphy_status
  5. प्याकेट जेनरेटर सुरु गर्नुहोस्।
    start_pkt_gen
  6. प्याकेट जनरेटर रोक्नुहोस्।
    stop_pkt_gen
  7. Review प्रेषित र प्राप्त प्याकेटहरूको संख्या।
    chkmac_stats
  8. आन्तरिक लूपब्याक परीक्षण बन्द गर्नुहोस्।
    loop_off

बाह्य लूपब्याक परीक्षण
बाह्य लुपब्याक परीक्षण गर्न यी चरणहरू चलाउनुहोस्:

  1. प्रणाली रिसेट गर्नुहोस्।
    sys_reset_digital_analog
  2. घडी आवृत्ति र PHY स्थिति प्रदर्शन गर्नुहोस्। rx_clk 312.5 MHz मा सेट गरिएको छ र
    rx_pcs_ready 1. chkphy_status मा सेट गरिएको छ
  3. प्याकेट जेनरेटर सुरु गर्नुहोस्।
    start_pkt_gen
  4. प्याकेट जनरेटर रोक्नुहोस्।
    stop_pkt_gen
  5. Review प्रेषित र प्राप्त प्याकेटहरूको संख्या।
    chkmac_stats
कम विलम्बता E-Tile 40G इथरनेट डिजाइन पूर्वample दर्ताहरू

कम विलम्बता E-Tile 40G इथरनेट हार्डवेयर डिजाइन पूर्वample दर्ता नक्शा
हार्डवेयर डिजाइन पूर्वको लागि मेमोरी म्याप गरिएको दर्ता दायराहरू सूचीबद्ध गर्दछample। तपाइँ यी दर्ताहरू प्रणाली कन्सोलमा reg_read र reg_write प्रकार्यहरूसँग पहुँच गर्नुहुन्छ।

शब्द अफसेट दर्ता प्रकार
0x300-0x3FF PHY दर्ताहरू
0x400-0x4FF TX MAC दर्ता
0x500-0x5FF RX MAC दर्ता
0x800-0x8FF तथ्याङ्क काउन्टर दर्ताहरू - TX दिशा
0x900-0x9FF तथ्याङ्क काउन्टर दर्ता - RX दिशा
३३०x४४०-१० प्याकेट ग्राहक दर्ता

प्याकेट ग्राहक दर्ताहरू
तपाईं कम विलम्बता E-Tile 40G इथरनेट हार्डवेयर डिजाइन पूर्व अनुकूलित गर्न सक्नुहुन्छampले ग्राहक दर्ताहरू प्रोग्रामिंग गरेर।

Addr नाम बिट विवरण HW रिसेट मान पहुँच
८x४० प्याकेट आकार कन्फिगर [०९:२५] ट्रान्समिट प्याकेट साइज बाइटमा निर्दिष्ट गर्नुहोस्। यी बिटहरूको PKT_GEN_TX_CTRL दर्तामा निर्भरता छ।

• बिट [२९:१६]: बाइटमा प्याकेट साइजको माथिल्लो सीमा निर्दिष्ट गर्नुहोस्। यो वृद्धिशील मोडमा मात्र लागू हुन्छ।

• बिट [१३:०]:

— फिक्स्ड मोडका लागि, यी बिट्सले बाइटहरूमा ट्रान्समिट प्याकेट साइज निर्दिष्ट गर्दछ।

— वृद्धिशील मोडको लागि, यी बिटहरूले प्याकेटको लागि वृद्धिशील बाइटहरू निर्दिष्ट गर्दछ।

 ८x४० RW
८x४० प्याकेट नम्बर नियन्त्रण [०९:२५] प्याकेट जनरेटरबाट प्रसारण गर्न प्याकेटहरूको संख्या निर्दिष्ट गर्नुहोस्। 0xA RW
८x४० PKT_GEN_TX_C TRL [०९:२५] • बिट [०]: आरक्षित।

• बिट [१]: प्याकेट जनरेटरले बिट असक्षम पार्छ। प्याकेट जेनेरेटर बन्द गर्न यो बिटलाई १ को मानमा सेट गर्नुहोस्, र प्याकेट जेनेरेटर खोल्न ० को मानमा रिसेट गर्नुहोस्।

• बिट [०]: आरक्षित।

• बिट [३]: यदि IP कोर MAC लुपब्याक मोडमा छ भने १ को मान छ; यदि प्याकेट क्लाइन्टले प्याकेट जनरेटर प्रयोग गर्दछ भने ० को मान छ।

 ८x४० RW
जारी…
Addr नाम बिट विवरण HW रिसेट मान पहुँच
      • बिट [१३:०]:

- ००: अनियमित मोड

- ०१: स्थिर मोड

- १०: वृद्धिशील मोड

• बिट [६]: प्रसारण गर्न प्याकेटहरूको निश्चित संख्यामा आधारित प्याकेट जनरेटर बन्द गर्न 6x1 दर्ता प्रयोग गर्न यो बिटलाई 0 मा सेट गर्नुहोस्। अन्यथा, PKT_GEN_TX_CTRL दर्ताको बिट [1009] प्याकेट जनरेटर बन्द गर्न प्रयोग गरिन्छ।

• बिट [७]:

- १: प्याकेटहरू बीचको अन्तर बिना प्रसारणको लागि।

- ०: प्याकेटहरू बीचको अनियमित अन्तरको साथ प्रसारणको लागि।

    
८x४० गन्तव्य ठेगाना कम 32 बिट [०९:२५] गन्तव्य ठेगाना (तल्लो 32 बिट) 0x56780ADD RW
८x४० गन्तव्य ठेगाना माथिल्लो १६ बिट [०९:२५] गन्तव्य ठेगाना (माथिल्लो १६ बिट) ८x४० RW
८x४० स्रोत ठेगाना कम 32 बिट [०९:२५] स्रोत ठेगाना (तल्लो 32 बिट) 0x43210ADD RW
८x४० स्रोत ठेगाना माथिल्लो 16 बिट [०९:२५] स्रोत ठेगाना (माथिल्लो १६ बिट) ८x४० RW
८x४० PKT_CL_LOOPB ACK_RESET [१] MAC लुपब्याक रिसेट। डिजाइन पूर्व रिसेट गर्न १ को मानमा सेट गर्नुहोस्ampले MAC लुपब्याक। 1'b0 RW

सम्बन्धित जानकारी
कम विलम्बता E-Tile 40G इथरनेट नियन्त्रण र स्थिति दर्ता विवरणहरूले निम्न विलम्बता E-Tile 40G इथरनेट IP कोर रेजिस्टरहरूको वर्णन गर्दछ।

डिजाइन पूर्वampइन्टरफेस संकेतहरू
कम विलम्बता E-Tile 40G इथरनेट testbench आत्म-निहित छ र तपाईंलाई कुनै पनि इनपुट संकेतहरू चलाउन आवश्यक छैन।

कम विलम्बता E-Tile 40G इथरनेट हार्डवेयर डिजाइन पूर्वampइन्टरफेस संकेतहरू

संकेत दिशा टिप्पणीहरू
 

 

clk50

  

 

इनपुट

 यो घडी बोर्ड ओसिलेटर द्वारा संचालित छ।

• Intel Stratix 50 बोर्डमा 10 MHz मा ड्राइभ गर्नुहोस्।

• Intel Agilex बोर्डमा 100 MHz मा ड्राइभ गर्नुहोस्।

हार्डवेयर डिजाइन पूर्वample ले यो घडीलाई यन्त्रमा रहेको IOPLL को इनपुटमा रुट गर्छ र IOPLL लाई 100 MHz घडी आन्तरिक रूपमा चलाउन कन्फिगर गर्छ।
clk_ref इनपुट 156.25 MHz मा ड्राइभ गर्नुहोस्।
जारी…
संकेत दिशा टिप्पणीहरू
 

cpu_resetn

  

इनपुट

 IP कोर रिसेट गर्नुहोस्। सक्रिय कम। विश्वव्यापी हार्ड रिसेट csr_reset_n लाई IP कोरमा ड्राइभ गर्दछ।
tx_serial[१:०] आउटपुट ट्रान्सीभर PHY आउटपुट सीरियल डाटा।
rx_serial[१:०] इनपुट ट्रान्सीभर PHY इनपुट सीरियल डेटा।
 

 

 

 

 

user_led[7:0]

  

 

 

 

 

आउटपुट

 स्थिति संकेतहरू। हार्डवेयर डिजाइन पूर्वample ले लक्ष्य बोर्डमा एलईडीहरू चलाउन यी बिटहरू जडान गर्दछ। व्यक्तिगत बिट्सले निम्न संकेत मान र घडी व्यवहार प्रतिबिम्बित गर्दछ:

• [०]: आईपी कोरमा मुख्य रिसेट संकेत

• [१]: clk_ref को विभाजित संस्करण

• [२]: clk2 को विभाजित संस्करण

• [३]: १०० MHz स्थिति घडीको विभाजित संस्करण

• [४]: tx_lanes_stable

• [५]: rx_block_lock

• [६]: rx_am_lock

• [७]: rx_pcs_ready

सम्बन्धित जानकारी
इन्टरफेसहरू र सिग्नल विवरणहरूले निम्न विलम्बता E-Tile 40G इथरनेट IP कोर संकेतहरू र तिनीहरूसँग सम्बन्धित इन्टरफेसहरूको विस्तृत विवरणहरू प्रदान गर्दछ।

कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP अभिलेखहरू
यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

इंटेल क्वार्टस प्राइम संस्करण आईपी ​​कोर संस्करण प्रयोगकर्ता गाइड
20.1 19.1.0 कम विलम्बता E-Tile 40G इथरनेट डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कम विलम्बता ई-टाइल 40G इथरनेट डिजाइन पूर्व को लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण इंटेल क्वार्टस प्राइम संस्करण आईपी ​​संस्करण परिवर्तनहरू
2020.06.22 20.2 20.0.0 Intel Agilex उपकरणहरूको लागि उपकरण समर्थन थपियो।
2020.04.13 20.1 19.1.0 प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

कागजातहरू / स्रोतहरू

इंटेल कम विलम्बता ई-टाइल 40G इथरनेट इंटेल FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड
कम विलम्बता E-Tile 40G इथरनेट Intel FPGA IP डिजाइन पूर्वample, कम विलम्बता, E-Tile 40G इथरनेट Intel FPGA IP डिजाइन पूर्वampले, इंटेल FPGA आईपी डिजाइन पूर्वampले, आईपी डिजाइन पूर्वample

सन्दर्भहरू

सम्बन्धित पोस्टहरू

एक टिप्पणी छोड्नुहोस्

तपाईंको इमेल ठेगाना प्रकाशित गरिने छैन। आवश्यक क्षेत्रहरू चिन्ह लगाइएका छन् *